目前,主流集成电路(IC)使用的数字信号为信息量最少的二值信号,所以导致了IC中互联线和芯片引脚过多等问题,这是二值数字集成电路的主要缺点。而且随着CMOS工艺的进步,其发展也面临着众多基础物理极限的难题。例如,晶体管的热耗散、短沟道效应、量子力学效应和高漏电功耗等。与此同时,下一代纳米电子器件也正在研发中,例如,神经MOS管(vMOS)、共振隧穿二极管(RTD)、量子点细胞机(QCA)。这些器件往往具有多个工作状态,或许更适合用于多值电路设计,而非传统的二值电路。为解决二值集成电路的主要缺点和更有效地利用多值纳米电子器件,需要对多值电路进行更多关注和研究。而多值触发器是多值电路中最重要的基本单元,也是多值电路设计的难点。另外,随着CMOS工艺的高速发展,IC的规模和密度也在不断提高,且其工作时钟的频率也日益提高,导致其功耗迅速增大。因此,降低功耗是电路设计中关键的研究领域。而包括时钟分布网络和触发器的时钟子系统的功耗往往占了芯片总功耗的最大部分。为降低系统功耗,本文将具有更多跳变沿的多值时钟作为降低功耗的一个有效途径而应用于时序电路中。基于以上论点,本文研究并提出了基于多值时钟的低功耗多值全边沿触发器,主要进行了以下几方面的工作。首先,本文对多值时钟信号进行了较为深入的系统研究。根据充分利用多值信号的原则,确定了多值时钟的标准波形。根据多值时钟应用环境,分析了多值时钟功耗的估算方法。另外,总结了多值时钟奇偶值互跳的规律等多值时钟的性质。其次,由于目前尚无产生多值时钟信号的集成电路,为了能使信息量大的多值时钟得以实用,本文以产生三值时钟为例设计了CMOS三值时钟发生器,并用HSPICE软件进行了模拟。模拟结果表明,三值时钟发生器具有正确的功能。分析显示,其电路简单,且能稳定可靠高效地运行,满足时钟信号的设计要求。最后,为方便设计基于多值时钟的多值触发器,本文先对基于多值时钟的锁存器进行了设计与研究。在对锁存器工作原理的研究基础上,结合多值时钟逻辑值的变换规律,本文提出了一种基于多值时钟的多值全边沿触发器的通用结构。根据该通用结构,可较容易地设计基于各种基值时钟的任意值全边沿触发器,设计的全边沿触发器可以为任意值触发器,并对任意值时钟所有跳变都敏感,消除了冗余跳变,降低了功耗,而且具有电路简洁和工作高效等特点。为验证全边沿触发器通用结构,本文具体设计了基于三值时钟的CMOS二值和三值四边沿触发器,以及基于四值时钟的CMOS四值六边沿触发器,并对它们进行了HSPICE模拟,模拟结果证实了它们都具有正确的逻辑功能,而且二值和三值四边沿触发器较等价的触发器分别降低了12.5%和9.5%的能耗,而四值六边沿触发器在结构和功能的综合评比中要远优于其他相应的CMOS触发器。本文提出的全边沿触发器通用结构不仅为设计基于任意基值时钟的任意值触发器提供了方便,而且其设计思想也可用于下一代纳米电子器件的多值触发器设计,使纳米电子器件得到更有效的利用,从而促进多值电路的实用化。