21世纪,人类进入信息化时代,图像作为信息传播的主要载体,在社会发展中的作用尤为重要。凭借良好的压缩性能,JPEG静态图像压缩标准在图像领域中得到了广泛的应用。与此同时,随着集成电路技术的逐渐成熟,采用FPGA硬件实现图像处理算法也成为信息产业的研究热点,使用硬件方式实现图像处理算法具有实际应用价值。本文围绕JPEG基本系统解码器的硬件设计与实现展开研究,旨在提供一个源代码支持的JPEG解码器。在分析研究JPEG编解码原理及常用的JFIF格式的基础上,从总体规划的角度提出了整个解码器的硬件结构。整个解码器采用自顶向下和模块化的设计方法,使用verilog硬件描述语言实现,各个模块相互独立并可重复利用。论文的主要工作包括以下几个方面:1深入研究JPEG基本系统编解码原理,对系统包含的各部分的现有算法进行分析比较,选择出适合于硬件实现的最优算法,进而提出解码器的整体硬件设计方案;2基于所提出的方案,采用verilog硬件语言对各个模块进行描述,用modelsim仿真工具对其进行RTL级功能仿真,将仿真结果与理论值进行对比。在各模块功能仿真正确的基础上,进行RTL级联合调试,并在Altera公司CycloneII系列的EP2C35芯片上进行FPGA原型验证。仿真和验证结果表明,解码器基本符合预期要求,在保证图片不失真的前提下,达到了较高的工作频率;3针对FPGA实现的特点,对解码算法进行优化。在熵解码阶段,结合哈夫曼树的构建规律,改进熵解码算法,使得各码字解码时间不因码长的大小而改变。在IDCT运算阶段,通过引入流水线技术,提高了解码速度并减小乘法器的个数。开发具有自主知识产权的集成电路芯核是当前发展的趋势所在,通过对JPEG基本解码系统解码器的硬件设计与实现,进一步推动集成电路技术在我国的发展,同时对其他的图像解码系统的硬件设计也有着积极的借鉴意义。