随着高速无线射频通信技术和集成电路的飞速发展,传统的并行数据传输方式已经难以满足远距离高速数据传输。Ser Des串行传输接口逐渐成为高速接口技术的研究热点,然而Ser Des电路内的信号发射模块以及接收模块,均需要非常精准稳定的时钟电路来配合数据完成正确收发,时钟信号抖动的大小直接影响数据收发的性能。本文设计实现了一种低噪声、快速锁定的高性能锁相环（PLL）芯片,应用于12.5Gbps的Ser Des发射芯片的时钟发生电路,PLL的重要作用是利用自身反馈调节功能,在各种温度变化及工艺偏差下均可保证输出时钟频率持续稳定,并可实现多相位多频的并行输出。本文采用电荷泵式锁相环,具有低时钟抖动、快速锁定、相位误差小、频率捕获范围广、低功耗、易集成等优点。主要研究内容和成果如下:（1）鉴频鉴相器使用经典三态鉴频鉴相结构,并设计加入可配置的延时链用来解决“死区”问题,使得鉴相器在输入信号频率及相位相同或相频偏差很小时,仍可以输出窄脉冲使后级电荷泵打开。对于电荷泵电路,深入研究并分析充放电电流匹配性、时钟馈通、电荷共享等非理想效应对输出电压带来的抖动,并针对这一系列问题提出有效解决方案,本课题采用源级开关结构并加入轨到轨运放实现宽范围内充放电电流精准匹配,匹配精度小于0.5%。（2）为保证锁相环在宽工作频率范围的环路稳定性以及锁定速度等环路性能,对于环路滤波器内无源器件参数值的设计尤为重要,因此环路滤波器内的电阻电容均采用可调控结构,使得整体环路带宽等性能根据需要可进行合理调配。（3）对于压控振荡器（VCO）的设计,采用频率高且噪声性能好的电感电容式振荡器,为了保证在较宽的输出频率范围内获得低的相位噪声性能,设计了可编程电容阵列（C tank）将调谐频率划分128个子频带,以此获得低的调谐增益,降低相位噪声。并设计LDO（低压差线性稳压器）为VCO提供电源,电源抑制比在负载满载时最差为-20d B,进一步优化了VCO的相位噪声。本设计采用标准UMC 28nm CMOS工艺,整体版图面积为281μm×388μm。后仿真结果表明,所设计锁相环的调谐范围为9.8～15.4GHz,可以完全覆盖12.5±20%GHz频率范围。当输出信号频率为12.5GHz时,芯片总功耗为36mW,可以实现-112.5dBc/Hz@1MHz的相位噪声。