随着超大规模集成电路的发展，处理器性能不断提高，访存系统的性能与处理器运算能力的差距越来越大。现代多核处理器设计成为主流，对内存访问带宽提出了更高的要求。为此，提高内存频率并增大DDR总线占用率，从而提高整个内存访问系统的带宽，并一定程度上减小访问延迟，就成了内存控制器设计的关键点。传统DDR3内存控制器仅支持1866Mhz，已经逐渐不能满足现代处理器访存需求，JEDEC在2008年发布的DDR4内存标准，频率最高可达3200Mhz，现在也已逐渐推广应用。　　本文的主要工作和贡献如下:　　1.针对高性能处理器中内存控制器设计，提出了一种基于总线和时序控制的访存性能监测方法，并在龙芯3A3000处理器的内存控制器上进行了实现。该方法主要监测与内存总线相关的技术参数，同时检测内存控制器中的时序控制模块中的时序状态，可以更准确、详细地获取内存的有效信息。　　2.基于上述性能分析方法，提出了内存控制器的调度队列优化方法，主要包括:增大时序队列、取消写优先级、增大写队列、调整写调度策略等优化方法。在仿真测试中，龙芯3A3000处理器的访存带宽提升了5％。　　3.提出了一种新的选择式调度方案，相比于插入式有着更好的调度效率。经过仿真测试后带宽提升了3％　　4.针对DDR4内存接口标准，提出了一种调度方案。该方案结合选择式调度器和插入式调度器，实现了多插入式队列轮转选择调度器，带宽提升了2％～4％。