随着集成电路工艺的不断发展，存储单元的特征尺寸在不断减小，存储芯片的集成度也在不断提高，基于连续电荷存储的传统多晶硅浮栅flash逐渐面临可靠性的问题，为保证数据存储的可靠性，多晶硅flash仍需使用7nm左右的隧穿氧化层以防止电荷的泄漏，而这难以满足低偏压、低功耗、高速、大容量存储器的要求。因此基于分立电荷存储模式的纳米晶浮栅存储器应运而生，采用在横向方向上彼此独立的纳米晶替代连续电荷存储的多晶硅作为浮栅层。存储在纳米晶中的电荷难以在相邻纳米晶之间进行传递交换，即使隧穿氧化层中某处出现缺陷也不会导致电荷的整体泄漏，因此可以采用超薄隧穿氧化层，且在保证数据可靠性的同时可以有效地降低操作电压和提高擦写速度。此外，纳米硅(nc-Si)的制备工艺成熟，与传统的Si基CMOS集成电路工艺相兼容，因而具有广泛的应用前景。　　基于上述nc-Si存储器的优良特性，结合科研组承担的国家重大研究计划项目（半导体硅量子点存储器的研制和器件物理研究）的研究内容和任务开展我的博士论文研究工作。我作为项目组的骨干研究成员，在与上海中芯国际半导体公司联合实验室和中科院上海微系统所测试组的合作下，成功完成了项目的研究任务，超过了预期的研究目标，经科技部验收被评为优秀的结题成果。本论文的主要研究内容和创新结果如下:　　1.在上一个纳米硅国家重大研究计划项目的研究成果基础之上，将关键工艺技术应用到中芯国际0.13μm标准CMOS工艺线上，制备了高质量超薄SiO2隧穿层，其厚度为3.5±0.2nm。制备了有序可控的nc-Si阵列，其平均尺寸为12nm，面密度为1.8×1011cm-2，尺寸的标准偏差和单分散性为1.5nm和12.5％。利用氮化技术对nc-Si表面的悬挂键进行钝化，有效降低了nc-Si与SiNx控制层及超薄SiO2隧穿层之间的界面态密度，且在氮化处理过程中形成的SiNx包裹层有效地降低了相邻nc-Si之间的电荷交换几率和存储电荷的泄漏几率。最后制备了厚度为26nm的SiNx控制层，并对nc-Si浮栅MOS结构测试得到了很好的存储特性。　　2.对基于0.13μm工艺节点的nc-Si浮栅非易失性存储单元进行了关键工艺设计、版面设计和器件结构设计，并在中芯国际的MPW工艺线上成功制备了nc-Si浮栅MOSFET存储单元，其电学性能:截止电流为100fA，亚阂值摆幅小于0.13V/decade，开关比高达107;在±7V/1μs的电压脉冲作用下，存储窗口可以达到1V左右;具有很好的抵抗小电压干扰的特性和较好的电荷保持特性;擦写寿命高达107，达到了国际先进水平。这表明我们的nc-Si浮栅MOSFET存储单元具有低工作电压、低功耗、高速和长寿命的优势。　　3.开展了器件物理的研究工作，首先研究了存储单元scaling down对器件电学特性的影响。实验结果表明单元的存储窗口大小不依懒于栅极面积的变化，主要决定于nc-Si的尺寸大小和面密度。存储单元的P/E速度和保持特性不依赖于栅长与栅宽的变化。对于载流子隧穿机理，发现空穴的写入速度要快于电子的写入速度。然后对由存储单元集成所引起的矩阵单元间的disturb现象进行了研究。以简单的4×4NOR功能存储矩阵为例，选择并优化了存储矩阵的读写擦操作电压偏置，有效地克服了存储单元间的disturb问题，为下一步8Kb NOR功能存储芯片的运作和功能演示提供了可靠的基础。　　4.在中芯国际0.13μm标准CMOS工艺线的8寸wafer上成功制备出了国内第一块带有外围电路的8Kb NOR功能nc-Si浮栅存储芯片，采用DIP48黑色陶瓷管壳对芯片进行封装，制备出了nc-Si浮栅存储器的原型器件。为了对原型器件进行测试和功能演示，专门设计制作了一块带有单片机(MCU)及控制电路的PCB测试板。利用PCB测试板对原型器件进行了单个存储单元和整个存储矩阵二种模式的读写擦测试，检测出存储矩阵的单元合格率。在单元合格率达到87％以上的基础上，成功的完成了原型器件的文字写入、存储和读出显示的功能演示，全面完成了纳米重大研究计划的研究任务。这为今后制备更小尺寸单元、更大容量的nc-Si浮栅存储器提供了基础。