时间间隔测量向来是一项至关重要的研究课题,不论在高精尖的科学基础研究领域还是一些应用研究、国防建设中,时间间隔测量都被视为一种极其可靠的识别与检测方式之一。时间间隔测量主要依靠时间数字转换器TDC(Time to Digital Converter)技术实现。相比国外微电子技术,我国在专用集成电路(ASIC)和可编程逻辑器件如现场可编程门阵列(FPGA)等技术相差较远,技术发展还不太成熟。目前国内大多数TDC系统设计基本依靠FPGA平台实现,以牺牲资源为代价获取皮秒级高精度,资源占用和成本较高。因此资源占用少、成本低的高性能TDC技术具有重要的研究意义。本文从模拟式和数字式时间间隔测量电路结构与实现方法分别进行了介绍与分析,并深入研究了在FPGA上TDC采用多相位时钟采样法的电路设计与实现,该方案不需要构造出占用大量资源的延迟链结构,仅需生成具有固定相移的多路时钟信号,电路系统结构简单、资源占用少且易于实现,并具有良好的稳定性。硬件实现平台为Xilinx公司生产Virtex-5 ML507开发套件,设计主要包含5个模块:时钟生成单元、粗计数单元、细计数单元、存储单元与数据传输单元,并在ISE 14.7软件开发环境下结合Modelsim通过VHDL语言对模块软件实现与仿真。多相位时钟采样法TDC最后通过搭建的测试平台验证其性能,经过多次测试,数据结果表明该TDC时间间隔测量分辨率达到156ps,精度高于66ps,微分非线性误差小于0.3LSB,积分非线性误差小于0.6LSB,Slice寄存器与查找表及存储资源占用都低于2%。整体电路测量分辨率和稳定性高,系统资源消耗少,具有良好的实用价值与应用前景。