随着社会的发展，市场对数据业务需求越来越大，这对现代通信系统提出了更高的要求，模数转换器（analog to digital converter，ADC）作为通信系统的关键模块，成为制约通信系统性能的瓶颈，传统ADC构架往往都是在数模转换器的速度指标和精度指标间进行折中，而时分交替ADC(time interleaved ADC，TIADC)构架的提出为突破传统限制提供一种全新构架，TIADC采用多通道ADC分时隙对同一信号采样，最后将经过转换的数字信号插值相加，达到提升采样数据速率的目的，理论上TIADC能达到无限大的采样速率，但是在实际实现中，由于通道间的匹配并不能达到完全匹配，因此会引入多种误差，导致TIADC性能下降，其误差包括以下几类:失调误差，增益误差，采样时间误差。　　 由于失调误差和增益误差的校正比较简单，因此研究界的研究热点一直集中在采样时间误差的校正上，传统TIADC的数字校正算法是基于自相关检测算法来检测通道间误差和分数阶延迟滤波器来校正通道间的失真，但是传统校正方式往往只适用于输入信号是窄带信号的情况，在输入信号为宽带信号的时候，由于信号本身和其失真信息的混叠会导致自相关检测算法出错从而导致校正算法出错，为了克服该传统校正算法的局限性，本文基于采用额外的信号检测通道间失配来对通道误差进行校正的思想，提出了两种改进的校正算法，一种是在信号中预留带宽给一个检测信号的半盲校正算法，另一种是采用额外通道检测的辅助通道校正算法。　　 由于算法中所采用的分数阶延迟滤波器在时域的单位冲击响应是左右无限的，因此实际实现时候只能采用有限长的滤波器对分数阶延迟滤波器逼近设计，本文介绍了包括最小均方误差设计法在内的多种逼近设计方法，由于本文算法具有实时性的要求，因此选取最小均方设计法来设计分数阶延迟滤波器，为了验证算法，采用farrow结构来实现分数阶延迟滤波器，并详细研究了滤波器阶数对校正精度的影响和数字实现的有限字长对滤波器精度的影响，并用FPGA实现验证，最后给出相应的硬件测试平台。