微电子技术和相关产业的巨大技术进步,促进了办公自动化和无纸化的飞速发展,海量电子信息数据尤其是图像数据的应用、传输、存储对数据处理设备运行速度和效率提出更高的要求,同时也催生了图像压缩处理芯片的广泛需求与应用。作为SOC的核心技术,IP复用技术降低了设计风险,缩短了设计周期,极大的推动了芯片设计的发展。而随着工艺的改进、成本的降低和性能的提高,FPGA不断的推陈出新,以其设计周期短、开发成本低且便于修改扩展等优势在处理复杂的数字信号处理系统的领域发挥着越来越重要的作用。本项目设计实现的是TS系列智能高速扫描仪项目中FPGA数据处理芯片中的图像数据压缩编码IP核。该设计除了应用于高速扫描仪中,还适用于其它高速静态图像压缩处理的设备中。本论文按照自顶向下的设计原则,借鉴现有JPEG压缩芯片的成功经验,在此基础上按照JPEG基本系统的内容,进行了系统模块划分和各模块的RTL级代码设计,将其实现划分为二维离散余弦变换、之字扫描和量化和霍夫曼编码三个功能模块。其中作为设计的核心部件,二维离散余弦变换模块采用了IP核复用技术,基于有限状态机控制,通过一维离散余弦变换实现二维离散余弦变换。采用改进的信号流图算法并行实现一维离散余弦变换的流水线设计,提高了其运行速度。本文研究基于Altera公司的FPGA芯片CycloneⅡ系列,RTL级代码设计使用VHDL硬件描述语言进行描述。文中给出了整个IP核及其各模块的综合和仿真结果,IP核的最高运行时钟频率可以达到127Mhz。