由于浮点运算中55﹪的浮点运算通过浮点加法器进行,因此,浮点加法器的设计成为浮点运算单元的关键.该文基于SMIC(中芯国际)0.18μm工艺,以500MHz作为设计目标,针对IEEE 754标准设计了一个64位的高速浮点加法器.该文从研究浮点加法的算法着手,分析和比较了浮点加法的基本算法和几种TwoPath算法结构.基于对子模块的算法研究和结构分析,以及对关键路径上的若干宏单元进行晶体管级的设计,本着流水线尽可能均衡的原则,给出了一种四周期流水线的浮点加法器优化结构.浮点加法器主要的子模块以性能作为主要目标,基于多种算法结构的比较和分析的基础之上,进行了结构级的设计.对阶移位模块和规格化移位模块采用了带缓冲树的移位器结构;基于对多种并行前缀加法器的实现分析,采用了Koggle-Stone结构的加法器作为混合加法器的主体;前导1预测模块使用了带纠错树的前导1预测算法,通过提前判断是否纠错为下一级流水线模块减轻运算延时;舍入模块基于多种舍入方案的分析而采用基于合并舍入(QF算法)的算法思想.针对高速电路设计,完全基于标准单元库的设计受限于标准单元库不能提供满足设计要求性能的单元,而完全基于定制设计的数字电路由于规模大、设计时间长,效率较低.我们结合自动综合设计效率高、设计周期短和定制设计能够提高模块性能的优势,提出了一种宏单元和标准单元相结合的混合设计流程.通过自动综合和结构分析寻找关键路径,找到需要提高性能的宏单元模块进行全定制设计,随后将定制设计的宏单元结合标准单元库,继续按照EDA设计流程并加入人工干预布局的方法完成后端设计.最终实现浮点加法器的完整版图,面积为1.44mm2,时钟频率达到518MHz.同时,该文使用关键向量和大量随机向量作为测试向量,对RTL级描述和门级网表进行仿真测试,并与MATLAB模型的计算结果相比较,作为浮点加法器的验证策略.该文从结构级到晶体管级对浮点加法器进行了设计,探索了自动综合和定制设计相结合的设计方法,为自主知识产权的高速浮点加法器的设计提供了一种实现方案.