JPEG2000是新一代图像/视频编码标准,它采用了两种新的算法:离散小波变换(DWT)和优化截断的嵌入式块编码(EBCOT)。这两种算法的采用使得JPEG2000具有比以前标准根多优秀的特性,但同时这两种算法也具有比较高的复杂度,使得实现起来比以前标准JPEG要困难。尤其是优化截断的嵌入式块编码模块(EBCOT)为系统编码中最耗时的运算单元,已经成为整个编码系统处理速度的瓶颈。自从JPEG2000标准推出以来,许多软件公司推出了它们的图像处理软件,已有的图像处理软件则推出了它们的基于JPEG2000的插件。这些都促进的JPEG2000标准在商业上的流通。但是直到目前为止JPEG2000的硬件实现还不是十分成熟,研究JPEG2000的高效硬件实现仍是当前的一个研究热点。因此,本文从实际应用的角度出发,针对JPEG2000编码系统中的最复杂的位平面编码模块进行了硬件实现方法的研究。整合提出了一种VLSI实现的位平面编码器的硬件架构,并利用Verilog HDL硬件描述语言开发了RTL代码级的软核。本文首先简要介绍了JPEG2000标准及其编码系统中关键模块的结构和原理,然后重点分析了位平面编码算法的实现原理。三个编码通道的扫描和位平面的个数增加了位平面编码的循环操作,需要耗用大量的时钟周期。而利用硬件来实现此模块,则可以利用硬件方式直接处理系数位编码及利用合理的存储空间分配降低数据的读取操作次数,从而提高位平面编码模块的处理性能。本文在对现有的位平面编码器的各类硬件实现方案进行调研的基础上,选择系数位并行编码方案作为研究基础,整合提出了一种VLSI实现的位平面编码器的硬件结构,并详细说明了各模块的实现方法。利用Verilog HDL硬件描述语言开发了RTL代码级的软核。并对所设计的IP核进行了功能仿真和基于FPGA的综合,仿真和综合结果验证了硬件设计的正确性。