对于一个加密系统而言，随机数的随机性质量一定程度上决定了信息安全系统的安全性。本文的目标是设计并实现一种基于全数字电路的真随机数发生电路，输出序列需通过NIST SP800-22和FIPS140-2随机数测试标准检测。　　数字真随机数发生器一般由熵源和后处理两部分组成。熵源利用不可预测的一些物理机理作为随机源，后处理用来消除或者降低熵源输出的偏置与相关性。本文基于斐波那契与伽罗瓦环振引入亚稳态子环振结构，设计了一种基于亚稳态反馈环振结构的熵源。该结构采用10个亚稳态斐波伽罗瓦反馈环振异或构成，其中每个亚稳态斐波伽罗瓦反馈环振由5级亚稳态斐波那契环振与7级亚稳态伽罗瓦环振异或组成。亚稳态斐波伽罗瓦反馈环振在采样时钟为低电平时，各个子环振将会从大反馈环振中断开，自成环路，输出处于亚稳状态;采样时钟为高电平时各子环振进入生成模式，亚稳态斐波伽罗瓦反馈环振变成斐波伽罗瓦反馈环振进行振荡，此时进行采样输出。相较于普通斐波那契与伽罗瓦环振，该结构的亚稳态事件更容易发生，且能降低序列连续比特位之间的相关性。后处理方案采用冯诺依曼纠偏法，可以在不影响原始序列随机性的同时有效消除偏差。为进一步增加随机性，采集方式采用各个反馈环振独立采样后，异或结合再采样的手段，来有效制造亚稳态事件。　　本设计采用QuartusⅡ软件自动综合而成，并在Altera CycloneⅣ4CE115 FPGA上实现。采用NIST SP800-22与FIPS140-2随机数统计测试集对二进制输出序列进行了随机性验证。结果表明本设计在250MHz、200MHz和100MHz等多种采样频率下，输出序列经过后处理后能够稳定通过NISTSP800-22与FIPS140-2测试。电路一共使用397个逻辑单元实现，输出速率最高为62Mbps。与其它相似原理真随机数发生器相比，具有高输出速率和较低硬件开销的优点。