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ΣΔADC作为ADC中的一个分支,由于其具备的高精度,低噪声等特点,已经在混合信号处理领域被广泛应用。典型的ΣΔADC的主要功能模块包括调制器和数字滤波器。当下国内对ΣΔADC的研究主要集中在提高前级调制器的性能,但国外的相关产品不仅具备面积小、功耗低的数字抽取滤波器,还集成有多功能数字接口,可以通过数字接口配置ADC芯片的功能。本文目标设计一个ΣΔADC的后置数字处理单元,该数字处理单元不仅具备24bit输出的数字滤波器,还拥有多功能数字串行接口,可以对输出速率、有效边沿,乃至调制器前的PGA（Pmgrammable Gain Amplifier）的增益进行调控。ΣΔADC的面积与功耗主要取决于数字信号处理单元中的数字滤波器,因此本课题在实现功能的同时尽量对信号处理单元进行优化,尽量减少硬件方面的代价。数字滤波器使用的是三级级联结构,第一级采用传统递归型的CIC（Cascaded integrator-comb）滤波器,其抽取因子为了输出速率可变而在25、26到212之间可变;第二级滤波器为CIC补偿滤波器,完成补偿前级CIC滤波器通带的衰降的同时完成2倍抽取;第三级使用FIR低通滤波器。后两级滤波器都采用了多相分解技术的高效结构,采用较低并对称的阶数结构,并通过CSD（Canonic Signed-Digit）编码优化系数。这些优化方式有效地降低了芯片的面积与功耗。数字接口采用了SPI串行接口,本课题的SPI接口具备读写功能。基于maltab的simulink工具对数字滤波器进行了行为级建模,激励信号通过代码给出,得出滤波器模型的整体通带纹波大约为0.006dB,各个抽取因子下的行为级模型的PSD符合期望值。接下来利用verilog完成RTL滤波器的建立,完成了周边的时钟模块、SPI接口、主机等模块的硬件RTL级实现,并联合仿真,系统抽取因子为128,输入采样频率为2048kHz时,仿真输出的SNR为124.7dB,与输入信号的SNR相比没有变化,最大的输出速率为16kHz。在0.35μm 5V标准CMOS工艺下,使用Design Compile对RTL级的代码进行了逻辑综合,利用SoC Encounter软件完成了芯片的版图设计,版图的面积约为3.2ⅹ3.25mm2。接着进行了布局布线后仿真验证。当抽取因子为128时,后仿真得出的输出数据的SNR仍为124.7dB。