集成电路飞速发展,芯片的工艺特征尺寸已经缩小至纳米级别,带来了很多新的挑战。频率的提高和多模式多端角加大了时序收敛的复杂度,尺寸太小物理验证变得困难,功耗问题也变得越来越重要,所以本论文对新出现的物理设计问题进行了研究。本设计基于GF 14nm FinFET工艺,使用Synopsys公司的系列工具对AMD Vega GPU芯片中通用存储器控制器模块进行了逻辑综合和物理设计,本设计是约有77.9万逻辑单元的数字模块,该存储控制器用来控制显示模块和存储模块内的SDRAM读写数据。论文主要完成了模块级别的逻辑综合、P&R、静态时序分析和ECO四部分内容,其中P&R包括布局规划、电源规划、标准单元放置、时钟树综合、布线等,P&R是本论文的重点。综合过程中针对出现的与物理实现过程中时序匹配较差的问题,使用了DCT综合,DCT结合了物理实现中的布局信息,加快了综合的时序收敛。同时为了优化功耗,在综合时插入了门控时钟单元。在物理实现中,本论文给出了基于数据流布局规划方法、物理单元插入方法、合理的电源规划方法,其中摆放宏单元的方法做了重点介绍。在标准单元放置过程中,采用了层次化布局方法,完成基于布线拥塞和时序优化进行的标准单元摆放工作。同时,设计了多源时钟树代替传统的时钟树来收敛时序,分析了模块内部时钟源点数和时钟树性能的关系,也介绍了时钟树设计中时钟传播延迟、时钟树偏斜、时钟转换时间、时钟不确定性、时钟树级数、时钟树缓冲器类型和控时钟单元克隆、合并相关问题。针对布线过程中遇到的布局布线拥塞、串扰、功耗问题给出了相应的解决方案。在DFM中,使用了多通孔置换了单通孔,插入了填充单元和金属填充物来提高制造良率。在静态时序分析中,介绍了本项目需要完成时序收敛的模式和约束sdc,对比了OCV、AOCV和POCV的优缺点,进行了最终版P&R的静态时序分析,结果在可修复范围之内。遗留的时序和物理规则问题在ECO过程中得到解决,其中建立时间修复主要通过修改单元的尺寸和替换单元阈值的方法,保持时间修复主要通过插入缓冲器增加延时的方法,DRC修复通过置换通孔、调整跳线、调整金属面积的方法完成。最后使用Calibre完成了严格的DRC和LVS检查,使用Prime time完成了严格的时序检查,导出了可以流片的GDS。其中UMC_UCLK主时钟和SOCCLK主时钟的频率达到1.32GHz,该模块的总功耗为103mW,达到了预期目标。