本论文的研究内容是基于“十五”预研课题，目的是研究RISC微处理器的体系结构和方法，设计兼容于PowerPC指令集的32位嵌入式微处理器。 在课题研究中，本文作者主要负责高性能嵌入式微处理器“龙腾R2”的存储管理部件(Memory Management Unit，MMU)、一级Cache和二级Cache的设计和验证。在此基础上，对双核系统中Cache的层次结构和一致性问题进行了深入的研究，并提出双核处理器“龙腾D2”二级Cache的设计方案。 作者的主要工作如下： 1．对高性能微处理器中的存储管理和Cache组织控制方法进行了系统研究，在研究的基础上，设计并实现了适应PowerPC指令集系统结构的存储管理单元、一级Cache以及二级Cache，并应用于“龙腾R2”微处理器中，经仿真分析，其功能和PowerPC750完全兼容。 2．在完成“龙腾R2”的研究基础上，对单片多处理器体系结构进行研究，分析了双核处理器Cache层次以及互联结构，并提出适用于“龙腾D2”双核处理器体系结构的协同式二级Cache的设计方案。 3．研究了现行的解决高速缓存一致性的硬件实现方式，对多种一致性协议进行了定性的分析和比较，在此基础上，设计了适用于“龙腾D2”双核处理器的Cache一致性协议——MESI监听协议。 4．完成了“龙腾D2”双核处理器中二级Cache的设计，包括整体结构的设计、硬件支持、互联机制、主控状态机的设计等。支持协同式Cache全局的、“共享”的管理方式以及二级Cache之间的数据传递。