在现代电子系统中,锁相环电路有着广泛的应用。而随着现代通信技术的快速发展,对锁相环电路提出了更高的要求。在许多应用中,需要锁相环具有很高的频率分辨率,然而当频率分辨率提高也就是频率步进变小时,输出频率与输入参考频率之间的分频比也会增加,相位噪声将会随之变大。为了同时实现较小的噪声和较高的频率分辨率,需要使用小数分频技术来满足设计要求。由于锁相环的应用广泛,为了节约后期应用中的研发时间,所以电路和版图需要具有一定的工艺兼容性、设计冗余和模块化设计。本论文正是针对上述问题,以一种具有小数分频功能的锁相环的设计与实现为研究对象,对锁相环电路的电路设计、版图设计和流片后的芯片测试进行了详细的讨论和说明。主要内容为:1.讨论锁相环路的模拟电路设计。根据锁相环的基础结构提出了一种锁相环电路的设计,并对各个模块的设计进行了说明。该电路设计具有一定的设计冗余,并且按照各大主流工艺厂不同特征尺寸下的电学设计规则对器件的一些最小尺寸进行了规定,以方便后期在不同的工艺制程下的应用。2.讨论了数字小数分频器的设计。使用小数分频技术,可以使用较小的分频比实现较高的频率分辨率。同时使用了Sigma-Delta算法进行数字小数分频器的设计,使得系统噪声可以最大限度地降低。3.介绍了锁相环电路的版图设计。根据电路设计的要求进行了完整的版图设计和测试芯片的设计。该版图的各个功能模块进行了模块化设计,方便了后期进行电路功能的增减。同时根据各大主流工艺厂的设计规则要求对图形的最小尺寸进行了限制,使得版图具备了一定的工艺兼容性,方便今后在不同的工艺厂流片。4.讨论了流片后的芯片的测试方法和测试结果。根据后期应用的电学性能要求进行了功耗测试、电压组合测试、多片测试、时钟抖动测试、高低温测试和锁定范围测试等多种测试。并对测试结果进行了定量分析,为日后的电路和版图的改进提供了一定的参考。并且对电路完全相同的180nm和160nm的两种制程下的芯片同时进行了测试以证明电路具有一定的设计冗余和工艺兼容性。