【摘 要】
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随着无线通信技术的快速发展,数字集成电路的应用越来越广泛,在电路模块中的作用也越显突出,数模混合成为了当今的一大趋势。因此,作为数字电路和模拟电路之间连接的桥梁,模数转换器（Analog to Digital Converter,ADC）是必不可少的一部分。目前较为常见的ADC类型有SAR ADC、Pipeline ADC、Flash ADC、Sigma-Delta ADC等。随着大量移动终端的使
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随着无线通信技术的快速发展,数字集成电路的应用越来越广泛,在电路模块中的作用也越显突出,数模混合成为了当今的一大趋势。因此,作为数字电路和模拟电路之间连接的桥梁,模数转换器（Analog to Digital Converter,ADC）是必不可少的一部分。目前较为常见的ADC类型有SAR ADC、Pipeline ADC、Flash ADC、Sigma-Delta ADC等。随着大量移动终端的使用,对ADC的功耗和面积的要求也越来越高。因此具有低功耗、低复杂度并且在精度和速度等方面也能实现较好折中的SAR ADC被应用于各种移动终端,成为当今研究的热点。本文基于典型的应用,设计了一款中等精度、中等速度的SAR ADC,并且实现了低功耗的要求。设计采用了差分的结构,差分结构的能抑制共模干扰,有效的增大动态输入范围,减少噪声,抵消掉一部分的电荷注入,消除偶次谐波等。DAC电容阵列采用了一种高能效的开关切换方案,能有效的降低功耗,并且节省芯片面积。逐次逼近逻辑电路由动态逻辑单元阵列构成,动态逻辑单元主要由触发电路和锁存电路组成。传统的逻辑电路包括移位寄存器、数据寄存器和输出寄存器等模块,需要使用大量的D触发器。而本文提出的动态逻辑控制单元需要较少的晶体管,并且组成的逻辑控制电路结构简单,能有效地降低SAR ADC的功耗和复杂度,同时能提升逻辑控制电路的转换速度。比较器采用前置预放大的两级结构,有利于降低失调电压,提高比较器的速度和精度,隔离回踢噪声等。栅压自举采样电路,采用电容预充电的方法,为采样开关的栅极提供高电压。数字码并行输出电路将SAR逻辑串行输出的数字码转换为并行输出,主要由与门阵列构成。动态逻辑电路锁存每个转换的数字码,当一个转换周期结束后,EOC结束信号变为高电平,触发并行输出阵列,输出并行的数字码。异步时钟产生电路由门电路、延时电路组成,时钟的脉宽要满足DAC建立时间的要求,可以通过调节延迟单元来控制时钟的脉冲宽度。本文基于55nm CMOS工艺下,实现了一种10位、20MS/s的SAR ADC,有效位数为9.56位,信噪失真比为61.37d B,无杂散动态范围为71.16d B,总谐波失真为-75.04d B;在静态参数方面,微分非线性DNL=-0.41/0.67LSB,积分非线性INL=-0.72/0.84LSB,总的功耗为0.68mW,品质因数FOM为55fJ/Conv。
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