【摘 要】
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本文设计了一个10位125KSpS的R-C混合型逐次逼近型A/D转换器IP。高6位电荷重分配型DAC和低4位电阻DAC的混合型结构,使面积、功耗达到优化设计。高4位采用热温度编码,低6位采
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本文设计了一个10位125KSpS的R-C混合型逐次逼近型A/D转换器IP。高6位电荷重分配型DAC和低4位电阻DAC的混合型结构,使面积、功耗达到优化设计。高4位采用热温度编码,低6位采用6-64位译码,优化了单调性和线性。设计中采用一个电阻阵列两套控制逻辑的方法既实现了DAC功能,也配合时序实现了数字模拟混合方式去除系统失调,使得该IP更适合于应用在SOC级芯片当中。时序的设计中采用提前预置寄存器的方法,使得数据延迟仅有10.5个时钟周期。前置放大锁存器结构的比较器结构中引入放大,锁存相互隔离的时序控制,有效减少了回馈噪声的影响。采用65nmCMOS制程工艺流片。为了适应3V I/O的应用,模拟部分电压采用2.5V设计,SAR控制逻辑/时序电压采用1.2V设计。测试结果：DNL+/-0.3LSB,INL+/-0.55LSB；有效分辨率9位,总谐波失真(THD)-61.01dB。ADC设计面积为0.036mm2,总功耗500uW。性能指数(Figure of Merit-FOM)3.9pJ/conv.-step。
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