随着信息技术的日益发展，信息安全已经成为日益受人们关注的研究课题。作为信息安全的基石，密码学与密码技术在信息安全领域发挥着至关重要的作用。在密码算法中，杂凑函数，又称哈希函数，是密码学中一种非常重要的工具，可应用于数字签名、密码保护、消息认证等。近年来，随着密码分析学的发展，通过对算法数学分析攻击，已大大削弱了哈希算法的安全性。为了提高杂凑函数的安全性，2007年美国NIST面向全球公开竞选SHA-3算法，截止到目前已有5种算法进入最终遴选。本文的研究目标为对已入选的SHA-3候选算法进行硬件实现研究与评估。本文首先根据SHA-3算法共有结构，设计了适用于各种SHA-3算法的统一顶层电路架构，完成数据通路与核心状态机设计，可用于完成数据输入、信息填充、流程控制、数据输出等功能。在此基础上，本文完成了对BLAKE算法、Keccak算法、Skein算法的硬件设计，并使用Model Sim完成了功能仿真。针对于不同的应用环境，本文对于BLAKE、Keccak、Skein三种算法进行了两个维度的硬件优化方案：其一为适用于高速处理器的速度优先方案，其二为适用于智能卡等环境的面积优先方案。在速度优先方案中，主要采用运算单元并行化处理方式，并在流程上实现数据读入与处理的并行处理结构。在面积优先方案中，主要采用DMA方式，通过流程状态机控制算法进行，达到运算单元的最大限度复用。本文给出了基于Xilinx Vertex-5xc5vlx220芯片和SMIC90nm CMOS标准单元库的FPGA与ASIC硬件综合结果。在速度优先的设计中，BLAKE、Keccak、Skein算法数据吞吐率分别最高可达到：4.012Gbps、17.51Gbps和3.07Gbps。在面积优先的设计中，BLAKE、Keccak、Skein算法数据吞吐率分别最小可达到：0.053mm2，0.072mm2和0.086mm2。除此之外，本文还对部分SHA-3算法的抗功耗攻击对策进行了初步研究，完成了基于数据掩膜办法的Keccak抗功耗攻击电路的硬件设计。