自从香农提出信道编码定理以来,编码研究者一直寻找性能尽可能接近香农极限,复杂度较低且容易实现的信道编码方案。从早期的循环码、BCH码、RS码、卷积码、级联码,直至发展到近来年的Turbo码和低密度奇偶校验码(Low Density Parity Check Codes,LDPC码),系统性能离香农极限越来越近。LDPC码因其设计灵活、译码简单、容量接近香农极限等优异性能获得了广泛的关注,已经被许多高速数据传输系统采用为前向纠错技术。本篇论文以中继通信中的LDPC码的性能研究以及LDPC码译码器硬件结构为研究对象,主要内容如下所示:第一章为绪论部分,介绍了数字通信系统基础知识,通过信道编码中的纠错码技术引出LDPC码。第二章详细介绍了LDPC码的基本知识,如LDPC码的表示方法、构造方法和编码方式,还介绍了IEEE802.16e标准LDPC码的构造方法。第三章介绍了LDPC码的几种译码算法,并对不同译码算法进行了仿真,从仿真结果可以看出不同算法的译码性能。本章节主要以BP译码算法为基础,通过对BP算法的优化和简化,得出了对数似然比(LLR)表示的BP译码算法以及最小和(Min-Sum)译码算法。还介绍了其他一些优化的算法。第四章介绍了中继通信系统以及传统的Progressive Edge-Growth Algorithm(PEG)算法。在前人研究的基础上,采用改进的PEG算法整体构造出LDPC的校验矩阵,增大了校验矩阵的围长,提高了纠错性能。第五章选用Min-Sum译码算法作为研究对象进行了硬件设计。采用常见的自顶向下的设计方法对LDPC译码器进行设计,并给出了其结构框图及各个功能模块的实现方式,利用ISE 14.7、Matlab等软件对LDPC码译码器各个功能模块和顶层模块分别做了逻辑综合和仿真。本章节使用的仿真平台为Xilinx公司的Nexys3 Spartan-6FPGA开发板。第六章对本文的主要内容及所做的工作进行了总结,并对未来需要研究的工作进行了简要的介绍。