DDR SDRAM控制器的设计与验证

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随着移动通信、多媒体技术的发展,嵌入式SoC的应用范围越来越广泛,性能要求也越来越高。嵌入式SoC的性能主要取决于嵌入式SoC内核的处理能力和存储器的带宽,而在SoC内核性能越来越高的情况下,存储器带宽成为了SoC整体性能提升的瓶颈。综合考虑性能、成本、功耗等因素,DDR(Double Data Rate)SDRAM存储器对于高速嵌入式系统是一个很好的选择,研究设计DDRSDRAM控制器有着重要的意义。
   本文在“Garfield”系列SoC芯片架构下设计了一款高性能DDR SDRAM控制器。介绍了DDRSDRAM存储器的基本工作原理,给出了DDR SDRAM支持的指令和典型的操作时序;按照JEDECDDR SDRAM规范制定了详细的DDR SDRAM控制器设计方案,并重点介绍了主要模块的设计方法;参考典型的SDRAM存储器优化策略,在现有的SoC芯片架构下优化了控制器,尽可能在DDRSDRAM处于空闲状态时进行刷新操作,并通过改进映射策略来充分利用SDRAM的行缓冲区,提高了控制器的效率;将本设计集成到SoC仿真平台中,使用Synopsys公司的VCS对该控制器进行了功能仿真,并建立了相应FPGA原型。
   仿真和FPGA验证的结果表明:控制器达到了预定的设计指标,能够兼容多种规格的DDRSDRAM。基于基准程序Dhrystone和STREAM的评估结果表明:DDR SDRAM控制器优化后,系统存储器带宽提高了17.8%、性能指标DMIPS提高了30.6%。
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