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集成电路和表面安装技术的飞速发展，促使ZnO压敏电阻向小型化、低压化方向发展。叠层片式化是目前实现ZnO基压敏电阻低压化的最佳方式。为降低叠层片式压敏电阻的生产成本，要求ZnO基陶瓷在具有优良的电学非线性、均匀显微结构的同时，还要具较低的烧结温度。这样，就可以用Ag／Pd比较大、甚至是纯Ag内电极取代目前被广泛使用的价格昂贵的低Ag／Pd比内电极。为此本文比较系统深入地研究了ZnVSb压敏电阻陶瓷的低温烧结和电性能，主要包括以下内容：在综合分析掺杂元素对ZnO压敏电阻陶瓷烧结、显微结构和性能影响的基础上提出了低压ZnO压敏电阻的组份设计原则，并确定了ZnVSb陶瓷的基本组份：以ZnO-V2O5二元系为基、以Sb掺杂作为主要的显微组织调节剂和改性剂、以Mn和Co作为主要的非线性促进剂。以基本组份为基础，研究了Sb以P-Ⅰ型V／Sb前驱体、P-Ⅱ型V／Sb前驱体、Sb2O3和α-Zn7Sb2O12尖晶石等四种掺杂对ZnVSb压敏电阻陶瓷显微结构和性能的影响，揭示了P-Ⅰ、P-Ⅱ型W／Sb前驱体和Sb2O3掺杂ZnVSb陶瓷中尖晶石的形成机理，以及V／Sb前驱体和ZnSb尖晶石相含量对ZnVSb压敏电阻陶瓷显微组织均匀性和压敏特性的影响规律。以上四种Sb掺杂均可以使陶瓷显微结构均匀化。前三种ZnVSb陶瓷中，Sb掺杂形式的变化，降低了化学反应中间产物ZnSb2O6的形成温度，促进了ZnSb尖晶石相形成。因此，ZnVSb陶瓷晶粒逐步细化，掺杂元素在晶界的偏聚加剧，陶瓷的非线性特性逐步改善，但压敏电压也随之升高。0～1．5mol％P-Ⅰ型前驱体或尖晶石掺杂的ZnVSb陶瓷也表现出类似的变化，非线性系数从掺杂量为零时的20左右一直提高至掺杂量为1．5mol％时的80以上，压敏电压则从162V／mm升高到1250V／mm以上，陶瓷的最低成瓷温度从900℃提高至950℃以上。从ZnVSb陶瓷在低压应用方面的角度考虑，无论Sb以何种方式进行掺杂，其掺杂量应被限制在0．5mol％以下。采用唯象晶粒生长动力学公式Gn—G0n=K0texp（-Q／RT），对以上四种Sb掺杂总量相当于0．5mol％Sb2O3的ZnVSb陶瓷烧结过程中的晶粒生长行为进行了定量分析，通过实验确定出四种ZnVSb陶瓷的晶粒生长动力学指数和晶粒生长激活能，分别为：2．44、218KJ／mol，2．49、292KJ／mol，4．03、356KJ／mol，和2．56、236KJ／mol。ZnVSb陶瓷的烧结过程主要受到液相辅助及尖晶石相钉扎的双重机理控制。Sb掺杂形式的变化，主要通过影响陶瓷在烧结过程中液相和尖晶石的形成来影响陶瓷的显微结构和电性能。P-Ⅰ型V／Sb前驱体掺杂量相当于0．5mol％Sb2O3的最优组份ZnVSb陶瓷在900℃即可烧结成瓷，显微结构均匀、相对致密度>97％、非线性系数为56，压敏电压为556V／mm，漏电流密度为26μA·cm-2。以最优组份ZnVSb陶瓷为基础，以电子陶瓷生产通用的氧化物为原料，采用流延工艺试制了单片及叠层压敏电阻。优化了制备工艺，解决了流延薄片翘曲变形的难题，成功制备出表面平整、厚度在500μm以下的单片ZnVSb基压敏电阻。并研究了素坯体厚度对单片压敏电阻电性能的影响。当素坯体厚度小于1mm时，随着厚度的降低，晶界特性的不均匀性对陶瓷电性能的负面影响逐步增大，单片压敏电阻的非线性系数及工作电压逐步随之降低。初步研究了Ag内电极／ZnVSb压敏电阻陶瓷的叠层共烧行为。Ag／ZnVSb叠层共烧体中，内电极中的Ag主要通过ZnVSb陶瓷层中的连通气孔和富V晶间相进行扩散。与Ag内电极的共烧引起ZnVSb陶瓷层中富V液相的偏析，恶化了陶瓷的低温烧结特性。研究结果为研制多层片式ZnVSb压敏电阻提供了实验依据。