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随着现代数字通信系统的飞速发展,低密度奇偶校验码(Low-Density Parity-Check)即LDPC码凭借其具有逼近香农(Shannon)极限的性能以及低复杂度的译码算法和高并行度的硬件实现架构成为了近年来信道纠错编码技术研究的重点。本文深入研究了基于FPGA的LDPC码高效低存储量编译码器的实现方法。论文的主要工作包括:研究LDP C码的编译码算法及并利用Matlab仿真软件完成校验矩阵的构造,对多种编译码算法进行仿真比较,最终完成高效LDPC码编译码器的FPGA实现。本文首先介绍了LDPC码的基本概念和国内外发展现状,并通过对LDPC码的分类和表示方法的介绍引出LDPC码中的一类特殊码型——准循环低密度奇偶校验码(Quasi Cyclic-LDPC码),QC-LDPC码结合了结构性和随机性的特点,在保证LDPC码的信道性能不变的情况下,大大减小了编码算法的复杂程度,被广泛应用在众多数字通信系统当中。其次,本文通过Matlab仿真,实现了LDPC码校验矩阵的不同构造方法,经过多次仿真测试分析各种构造方式的优缺点。然后系统的分析和总结LDPC码的编译码方法,对传统译码算法和快速编码算法进行比较,并详细推导了LDPC码在高斯白噪声信道下置信传播译码算法的消息更新规则,以及由其演化而来的对数似然比译码算法和最小和译码算法,通过综合分析确定快速编码算法及最小和译码算法作为高效LDPC码编译码器的基本设计思想。最后,本文根据快速编码算法,选取基于IEEE 802.16e标准的校验矩阵,只存储基矩阵中每个子矩阵的首地址,并通过正向反向双向递归计算校验位。设计了一种高效低存储的LDPC码编码器,节省了FPGA逻辑资源开销并提高了编码速度。而译码器的设计则根据最小和译码算法,变量节点和校验节点的更新均采用块间并行、块内串行的方式进行。该方案可有效降低译码器对硬件存储空间的占用,并降低了译码电路的布线复杂度。