有限域代数纠错码广泛应用应用于以太网、光网络通信和大容量存储等领域。下一代以太网和光网络通信需要更高速、高可靠性的通信传输方案,而大容量存储技术则需要超低功耗、低延迟的纠错码VLSI架构方案。这些技术方案的核心都涉及前向纠错码（FEC）方案的选取及其VLSI硬件架构的设计,本文旨在探索一个满足编码增益的条件下,吞吐率达到200Gbps以上的代数纠错码解码器,且设计的解码器要求解码延迟和功耗都达到设计指标。对于单一纠错码来说,使用增长码长的方式可以使净编码增益提高。然而随着码长的增加,译码器的解码复杂度和解码延迟也会急剧增加。为了解决性能与计算复杂度之间的矛盾,一般会采用级联交织等组合码的方式,既保证长码长又不至于使解码复杂度和延迟大到难以忍受的地步。本文主要研究了组合代数码纠错码方案的解码算法及其相应VLSI硬件架构。本文中涉及的组合代数码的子码均是BCH码和RS码,因此我们首先聚焦于RS、BCH码的低复杂度解码算法和相应的高吞吐率、低延迟的VLSI架构设计。将提出的BCH和RS码的改进算法和高效架构应用于级联、乘积、交织等各种组合代数编解码方案中。在本文中给出了级联码的编码方案与解码算法,并且实现了吞吐率超过200Gbps,功耗小于200mW和延迟小于127ns的级联码解码器。进一步地,将级联码进行推广扩展,设计出了广义级联码（GCC）的编解码方案和解码器VLSI架构。在该编解码方案中,相比于级联码,GCC可以进一步缩减每个子码的长度以降低解码延迟。此外,GCC的理论曲线与其C语言烦人蒙特卡洛仿真能有效吻合,具有良好的理论可预测性。为了使得理论计算更有说服力,在xcvu440-fpga2892-1-c型号的FPGA上实现了一个GCC的解码RTL仿真验证,将GCC的BER曲线仿真到1 × 10-15量级。在如此低BER上,验证结果仍然吻合理论计算结果。最后还对这个广义级联码进行了 DC综合,能够达到200Gbp以上的吞吐率且解码延迟相比于级联码大大降低,同时解码器功耗还有不少的减少。