锁相环是现代集成电路系统当中的一个关键模块,从数字电路的时钟生成,到有线通信系统的数据时钟恢复,以及无线通信系统的频率合成。传统的模拟锁相环设计理论和电路结构已经相当成熟,其优越的噪声性能使得其成为早期设计的首选。然而随着CMOS工艺的发展,模拟集成电路设计的成本越来越高,且性能呈现饱和甚至下降。因此,模拟锁相环的数字化势在必行。不受制于高分辨率和高线性度的时间数字转换器,基于Bang-Bang鉴相器的全数字锁相环使得超低电压设计成为可能。然而,当工作在分数模式下时,Bang-Bang数字锁相环带内噪声严重恶化且杂散显著。此外,在两点调制器中,数控振荡器的非线性会显著恶化调制质量。本文针对有线通信系统中的时钟生成和时钟调制,主要围绕噪声抑制和数控振荡器线性度问题,对Bang-Bang数字锁相环完成了以下几个方面的研究:阐述了全数字锁相环的基本原理,推导了其线性模型,并基于此分析了可能的量化噪声抑制技术,接着论述了锁相环在通信系统中的设计考虑并回顾了两点调制器中常见的数控振荡器线性化技术,最后提出了使用少数比特数的数字时间转换器对Bang-Bang数字锁相环带内噪声进行定制和采用两级结构降低带内噪声的技术。采用65nm CMOS工艺设计并实现了一款1.2GHz的时钟发生器,该时钟调制器使用了带内噪声整形技术和FIR滤波技术。测试结果表明,采用4b的数字时间转换器和8阶FIR滤波器使得带内噪声得到了11dB的改善以及带外噪声和杂散得到了18dB的改善。采用65nm CMOS工艺设计并实现了一款基于PCIe协议的5GHz时钟调制器,该时钟调制器使用两级结构和带内噪声整形技术以实现可观的带内噪声性能,同时采用了双环结构使得无需增益校准的两点调制器成为可能。