由于电子产品的发展,将工艺从0.18um提升到90nm,随之而来的90nm工艺芯片设计面临的诸多问题,如互连线延迟增加、电迁移、天线效应、电压降、串扰效应等问题也成为后端设计的瓶颈,这些新问题对自动布局布线工具和P&R流程都提出了新的挑战。本文以全高清多媒体电视音视频处理芯片Lakers为例,应用Cadence公司的自动布局布线工具SOC Encounter,对90nm工艺下超大规模集成电路物理实现的过程进行了研究。探讨了进入纳米工艺后,对布图规划和布局、时钟树综合、时序优化、信号完整性分析、布线以及可制造性设计这些环节的技术和设计方法所带来的影响和改变。本文先介绍了TSMC在90nm工艺为用户提供的的特殊单元。接着针对Cadence公司的SOC Encounter所需要准备的数据文件一一描述。然后介绍布图规划中的内容,对影响电源规划的电压降和电迁移现象简要说明后,介绍了电源环和电源条线设计的一些技巧。关于布局,主要探讨预布线(trialroute)对布局优化的意义,和扫描链重组对P&R的影响。在时钟树综合部分,主要介绍同步时序电路工作原理,以及时钟偏差和时钟抖动的定义,时钟树的定义、结构和综合方式的比较,最后提到时序约束文件的重要性。在时序优化和信号完整性分析这部分,先是介绍0.18um和90nm工艺关于静态时序分析所采用不同分析模式的区别及其影响,以及90nm芯片设计实际工程应用里所采用的bc_wc+timingderating优化方法,然后重点介绍了串扰噪声对信号完整性的影响,以及在90nm后端设计里对串扰的预防和优化。最后,对布线做了简单介绍,把重点放在可制造性设计在深亚微米工艺中所面临的问题和解决的方法,包括天线效应、金属脱落、冗余通孔和金属的密度。一个成熟完整的设计流程及方法是芯片后端设计成功的基本保证,但只有对这个流程进行不断完善和改进,并掌握更多提高性能的技术才能满足现在越来越复杂的设计要求和更先进的制造工艺。