由于芯片制造工艺的进步和EDA工具的进步,集成电路的集成度和工作频率不断提高,互连线间的耦合电容越来越大,由耦合电容所引起的串扰效应对电路的逻辑功能和时序信息影响越来越大。在这个背景下,怎样在高频率下用解析途径来表示电路的逻辑行为与定时关系,以及怎样有效地测试复杂度越来越高的电路都是迫切研究的问题。本文的研究就是围绕这些问题展开的。布尔过程论是一种高速电路设计与测试的分析理论,是布尔代数在时域中的扩充,不仅能够准确描述电路的逻辑功能,还能描述定时特性,适合于IC定时研究与分析。基于现代集成电路受串扰延迟影响越来越大,本文基于布尔过程的理论,考虑了串扰延时效应,将串扰延迟效应融合于布尔过程中,形成了带串扰的布尔过程。在此理论基础上,实现了组合电路带串扰的布尔过程波形模拟器。此波形模拟器可以同时反映电路的逻辑行为与定时关系,且考虑电路的串扰延迟效应,是一个快速的、适度精确的数字化波形模拟器。采用多种门级延时模型,可以对任意的逻辑门定义时延值,根据耦合电容大小以及信号跳变时差确定串扰效应的延时值,在模拟过程中删除波形传播中产生的实际不存在的窄脉冲。通过SPICE模拟,获得了各种逻辑门的定时参数及串扰延时参数。通过模拟大量的组合电路,发现用此模拟器模拟的结果与用SPICE模拟的结果基本一致,能够准确的反映电路的逻辑功能与定时特性,但是速度却比SPICE工具快了四个数量级,从而能够模拟大型的组合电路,在集成电路的设计与测试中有着广泛的应用前景。