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在数字电路设计中,逻辑综合是将电路设计的RTL(Register Transmit Layer,寄存器传输级)层次转化为门级电路描述的重要步骤。逻辑综合算法的目的在于用数字电路来实现布尔逻辑函数,其中的逻辑优化目的则是用较少的电路面积,更优的时序性能等指标来提升数字电路的性能。逻辑优化过程中,需要将布尔函数进行分类,以达到用优化的电路结构来替换现有的电路结构,在保证不改变布尔函数功能的条件下,实现电路结构的等价替换。NPN(Negation-Permutation-Negation)函数分类方法是逻辑优化过程中实现布尔函数的电路结构等价替换的常用方法。基于NPN的函数分类算法可以分成两类：(1)精确NPN分类；(2)准NPN分类。要达到精确NPN分类,传统做法是能过穷举布尔函数电路结构的所有形式来达到精确的NPN分类,这种方法优点在于最终得到的函数分类数目小,从而可以减少电路结构的存储压力,缺点则是穷举计算时间复杂度高,非常耗时。准NPN分类则是一种启发式的方法,它并不要求最终得到精确的NPN分类,从而避开了穷举的时间复杂度,达到速度优化的目的,相对的,它最终得到的函数分类数目大,从而增加了布尔函数电路结构的存储压力。本文在前人研究的基础上,提出了一种基于NPN的快速函数分类算法,相比前人提出的NPN分类方法而言,本文在准NPN的基础上,通过避免在函数分类过程的冗余计算,和函数在对称性方面有效利用,从而能达到在函数分类速度上的有效提升和函数分类数目上的有效减少。通过运用本文所提出的函数分类算法,在对布尔函数实现逻辑综合的过程中,能减少布尔函数的电路结构的存储压力以及提高逻辑综合的运行速度。本文提出的基于NPN的函数分类算法已通过百万级的布尔函数进行实验,在得到的实验结果中可以发现,本文提出的基于NPN的函数分类算法与前人的研究成果相比,能有效的减少在逻辑综合和FPGA (Field-Programmable Gate Array,现场可编程逻辑器件)的工艺映射的运行时间以及内存开销。