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依据摩尔定律，CMOS晶体管的特征尺寸呈周期性缩减。目前高性能微处理器已经实现了14/16nm制程的量产，然而对于体硅鳍型场效应晶体管(FinFET)，采用双重曝光技术保持鳍高和鳍宽的一致性较为困难，引起的短沟道效应(SCE)会使晶体管性能恶化;而为了实现器件隔离进行的掺杂工艺与平面技术相比也更为复杂。因此要想解决常规硅晶体管所面临的严峻挑战，势必要通过改进器件结构或材料等途径，使10nm节点以下的晶体管性能得到提升。而若将高迁移率的Ⅲ-Ⅴ族材料与工业生产中技术成熟的平面硅工艺结合，则既可以得到高性能的新型晶体管，又能够使Ⅲ-Ⅴ族材料的成本大幅削减。同时为了减弱晶格常数失配引入的缺陷所造成的影响，通常采用平面硅衬底（或SOI衬底）上外延Ⅲ-Ⅴ族纳米线的方案。以此为出发点，我们在SOI衬底上成功获得了水平InAs纳米线，并以此为基础制成硅基水平InAs纳米线晶体管。本论文首先对水平InAs纳米线生长及晶体管的制备工艺进行了讨论，然后分析了晶体管的工作原理和电学特性，最后研究了InAs纳米线和Al2O3栅绝缘层之间界面态，以及InAs-Si异质结势垒对硅基水平InAs纳米线晶体管的影响。主要内容如下: 1、介绍了纳米CMOS器件从结构和材料两种途径改进的方案，分析了硅基Ⅲ-Ⅴ族纳米线晶体管的优势。基于选区生长技术，我们设计并完成了在硅基图形化衬底上水平生长了InAs纳米线。该集成结构兼具了低成本硅材料和高性能Ⅲ-Ⅴ族材料两者的优势，并使得器件制备的工艺流程更为简化，兼容性更强。 2、制备完成了硅基水平InAs纳米线晶体管。阐述了器件的制备流程，主要包括:利用电子束曝光(EBL)和感应耦合等离子体(ICP)在SOI衬底上制备了叉指图形结构。然后，借助金属有机化学气相沉积(MOCVD)在硅叉指垂直{111}面侧墙水平外延生长高密度且晶向统一的InAs纳米线，六棱柱形的纳米线平均直径约60nm，沿硅叉指的InAs纳米线密度约3-4μm-1，实现了相邻硅叉指结构的桥接。最后，制备完成硅基水平InAs纳米线晶体管。 3、结合硅基水平InAs纳米线晶体管工作原理，基于泊松方程得到该晶体管阈值电压(VTH)和源漏电流(IDS)等表达式。然后分析了室温(300K)和变温(125K-300K)条件下纳米线晶体管的电学特性。室温时阈值电压为1.31V，亚阈值摆幅为450mV/dec，关态电流为10pA，开关电流比超过105。电流的输出特性曲线在线性区起始阶段没有非线性变化，这说明InAs-Si异质结势垒较低（零栅压时为300meV）。我们通过变温输出特性曲线提取了该势垒随栅压变化的情况，发现栅压越大该势垒越低。同时，通过变温转移特性曲线，发现随着温度的降低，阈值电压沿正向移动（-4mV/K），亚阈值摆幅缓慢降低，饱和电流明显减小。实验表明高温退火产生的As悬挂键构成的InAs-Al2O3界面态对电子输运影响显著，并且在温度小于100K时阻碍纳米线中导电沟道的形成。通过跨导提取的有效迁移率也随温度降低而显著减小，这进一步表明除了InAs-Al2O3界面态的影响，还受到InAs中孪晶结构（晶界散射）和硅叉指导电通道晶向的限制。因此，优化InAs纳米线表面态、晶体质量以及异质结界面，可以有效提高器件性能。 综上所述，我们在硅基叉指结构图形衬底上水平生长了高密度且晶向统一的InAs纳米线，在此基础上成功制备完成了硅基水平InAs纳米线晶体管。凭借较好的电学特性，揭示了硅基Ⅲ-Ⅴ族纳米线新型结构的晶体管作为下一代高性能纳米电学器件的潜力。