随着移动通信市场的日益增长以及集成电路技术的快速发展,基于CMOS工艺的射频集成电路得到广泛的应用。使用CMOS工艺设计实时延时线,具有低功耗、低成本以及高集成度的优点,实时延时线的设计对于相控阵天线至关重要。射频集成电路中很多重要的子单元都会用到平面螺旋电感。电感的性能直接影响单元电路甚至整个系统的性能,因此,提高片上螺旋电感的品质因数和建立高频下片上螺旋电感精确的物理模型十分重要。本文介绍了片上螺旋电感的基本特性,并详细分析了平面螺旋电感的损耗机制和高频效应。然后,模拟分析了电感参数对其性能的影响,从HFSS电磁场仿真的结果中总结了硅基螺旋电感的优化规则。基于65nm CMOS工艺,采用平面螺旋电感设计了一个工作在8GHz-36GHz的实时延时线。其中粗调节延时模块有3级,相邻延时单元之间的延时差为5ps,通过数字电路控制模拟开关的导通状态实现信号路径的选择。细调节模块实现最大5ps范围内的连续可调延时,以保证完全覆盖粗调节相邻延时单元的延时差,其延时控制通过改变可变电容的控制电压去完成。同时,利用Cadence中Virtuoso layout-editor完成了整个电路版图的设计,并基于Spectre仿真器对实时延时线的群延时、S参数等主要性能指标进行了模拟仿真,得到的结果如下:在工作频带内,最大相对延时15ps,延时抖动小于10%,S₁₁小于-10dB,S₂₂小于-10dB;在20GHz处,S₂₁为-18.6±0.2dB;整个芯片的面积为840μm×780μm。