Verilog语言编辑环境简单、设计方法多样,既可以描述硬件系统模型的结构和行为,又可以描述系统的功能,因其简洁多样的形式,在数字电路系统模型设计中得到广泛应用。需求和功能的多样性使得硬件系统设计复杂度不断提高,硬件系统设计的正确性日趋重要。目前,可以对硬件系统模型应用一些软件、硬件或是二者组合的仿真工具进行某种程度的分析和预估,但仿真工具普遍使用过程复杂、价格昂贵,具有较大的局限性。在形式化验证方面,时序逻辑作为一种强有力的理论工具,在软硬件系统设计领域的应用越来越普及。以时序逻辑为理论基础开发的一系列工具,能够对硬件系统模型进行实时仿真和性质验证,从而检测出系统模型中存在的错误并完善。MSVL(Modeling Simulation and Verification Language)作为一种框架时序逻辑程序设计语言,具有简洁、运行效率高、仿真环境简单的特点。把Verilog源程序转换为MSVL程序,对硬件系统模型进行实时仿真、模型检测、性质验证,能够发现错误并反馈优化,对系统设计的正确性提供保证。本文主要研究和解决Verilog到MSVL转换软件架构设计与实现中存在的几个关键问题:嵌套调用关系映射、预处理语句转换、硬件时序特性模拟、接口映射和变量管理。论文首先说明了Verilog和MSVL语言的语法规则和语义特性,给出两种语言转换的基础。其次,详细阐述了转换工具的体系结构和关键问题的解决方法。最后,提出了构建针对MSVL语言的实时仿真环境的设计方案并予以实现,为了验证转换过程的正确性,对Verilog到MSVL转换软件功能进行实例测试,将转换后的MSVL程序在MSV解释器上进行实时仿真,并对实时仿真的结果加以分析。测试结果显示,Verilog到MSVL转换过程中的关键问题得到了很好的解决,达到了预期目标。