随着互联网和人工智能等行业的发展,每时每刻都在产生海量数据,数据的存储和传输问题显得十分重要。采用恰当的数据压缩算法能够记录数据的同时极大的节约传输带宽,减少存储空间,同时,数据压缩和解压缩的速度问题也直接影响着数据处理系统和网路的吞吐量;另一方面,相比于CPU,FPGA、GPU等专用硬件具有大规模并行计算能力的优势。因此,本文就基于硬件对数据压缩和解压缩的并行加速方法进行了研究与验证。首先,本文提出了一种基于专用硬件的面向万兆带宽的FAST协议并行解码结构,该结构分为三大模块,字段划分模块、字段匹配模块和并行解码单元,并用SystemC语言对该结构进行建模和仿真,仿真结果显示该结构解码一条包含64个字段的FAST消息大约花费435ns时间,相比以往研究性能了有很大的提升。其次,本文基于OpenCL语言,并使用SDAccel编译器在xilinx:adm-pcie-7v3开发板上高效地实现了deflate压缩算法,测试结果表明,该硬件加速器的最大压缩速度可以达到3019MB/s,在Calgary标准测试集上的压缩率为2.48。相比软件压缩方式,本文方案能够在基本保持压缩率的同时,使得硬件加速比达到6.2倍。同时相比于传统的采用Verilog进行FPGA开发的方式,本文采用OpenCL的方式进行开发,明显地提升了FPGA开发的效率,具有很好的实际应用价值。