扩频技术与传统通信技术相比,具有抗干扰、抗噪音、抗多径衰落、保密性好、功率谱密度低、隐蔽性和低截获概率的优点,特别是码分多址(CDMA)技术的应用,使得其在移动通信领域飞速发展,目前的3G移动通信技术以及未来的4G通信无不采用扩频通信技术。扩频通信技术的广泛使用,带动了扩频类芯片的发展,使其成为研究重点。然而目前对直接序列扩频系统的研究多基于理论仿真,或者用FPGA与DSP相结合实现,因此用Verilog HDL语言搭建一个纯数字直接序列扩频收发机,为将来设计扩频芯片奠定基础是有积极意义的。本文用Verilog语言建立了一个用于直接序列扩频通信的收发机,包括伪码产生、信道卷积编解码、伪码捕获、伪码跟踪等模块。文章研究了各模块的关键技术,尤其是伪码的捕获、跟踪和信道编解码方面,分析其原理和性能,对不同结构进行比较,选择性能好,易硬件实现的算法结构搭建。本文成功实现了基于信号瞬时功率的自适应门限捕获算法,该模型对对相关区间接受信号进行能量估计,根据估计结果设置相关判决门限。这种门限设置方法,可以用于瑞利衰弱信道,可以有效降低虚警概率。本文还实现的码跟踪同步电路和维特比卷积码的编码器和译码器,仿真结果也证明其正确性。