布尔过程论是1994年提出的一种高速电路设计与测试分析理论，是布尔代数在时域中的扩充，适用于IC定时研究与分析。但布尔过程论的实践可行性受到一些国际同行的质疑，本文的工作旨在解释布尔过程论的物理意义，构成布尔过程论的实验基础。本文采用SPICE软件模拟电路中的电压波形，对一些电路例子进行模拟，发现模拟结果与用布尔过程论得出的结果是一致的，这就以实验验证了布尔过程论。同时，又通过实验得到了布尔过程论中提出的一些参数的数值。电路中的竞争-冒险现象是一种不利的现象，消除竞争-冒险目前已有多种方法，但这些方法的电路开销都很大。本文针对单原始输入跳变导致的原始输出上的竞争-冒险现象，提出了一种方法，同时开发出相应的软件，可以以较小的电路开销消除或减少这一类竞争-冒险现象。本方法集中考虑电路的定时特性，若一个跳变经过两条长度差异较大的路径到达同一个门，而且两条路径上经过的非门、与非门、或非门的个数分别为奇数个和偶数个，即认为在这个门上可能发生竞争-冒险。消除竞争-冒险的途径是把这两条路径的长度调整为大致相等，具体做法就是在较短的路径上加入延迟线。电路中要调整的路径有很多条，它们之间有很多公共的部分，本文中采取了一种最经济的策略，使得要加入的延迟线的总延迟时间最小，这样修改后的电路增加的开销也就会最小。