【摘 要】
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最新发展起来的IP核技术凭着较优越的复用性大大缩短了集成电路的开发周期,基于SOPC技术的IP核技术几乎都是直接挂在总线上的,原有T1编码器都是以模块设计的,在以后设计中存在
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最新发展起来的IP核技术凭着较优越的复用性大大缩短了集成电路的开发周期,基于SOPC技术的IP核技术几乎都是直接挂在总线上的,原有T1编码器都是以模块设计的,在以后设计中存在很大的复用问题。本文基于SOPC技术对JPEG2000中T1编码器的IP核进行了研究,最后以NisoⅡ处理器为核心搭建了T1编码器IP核的硬件验证系统,通过NiosⅡIDE完成了整个系统的软件设计,对Tl编码器IP核进行了软硬件协同验证,在本文中做了如下工作:
第一,在原有课题研究的T1编码器基础上,对T1编码器的原理做了了解和研究,掌握了JPEG2000中T1编码器硬件模块的编码过程,并对位平面编码和算术编码进行了功能仿真和验证,结果表明正确。
第二,采用Verilog语言为T1编码器编写了一个符合Avalon从端口模块,以满足IP核的复用特性。采用一组寄存器连接T1编码器和Avalon端口,通过寄存器映射的方式完成软硬件的匹配,系统采用基地址加各寄存器偏移量的方式对T1编码器进行操作。最后还通过SOPCBuilder中提供的组件编译器完成了对T1编码器的IP封装。
第三,利用SOPCBuilder,以NiosI1处理器为核心搭建了T1编码器IP核的硬件验证系统,系统中包括了Avalon总线、时钟系统、UART及自定义的T1编码器的IP核等。利用NiosⅡIDE完成了整个系统的软件编译和调试,最后通过软硬件协同的方式完成了系统T1编码器IP核的验证,通过UART返回结果,与已有的软件程序结果做了比较,结果表明正确。
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