近些年来移动多媒体技术发展迅速,人们对实时性要求越来越高,对于处理器来说这是个不小的考验。提高对浮点数据的处理速度迫在眉睫,因此,对于如何加速浮点运算的研究非常重要。处理器进行浮点运算主要是浮点乘和浮点加运算,所以浮点乘加融合部件是问题关键的所在,这也是本文主要研究的内容。以浮点数的乘运算、加运算为研究对象,并在充分理解和分析现有浮点乘加融合算法的基础上提高LOP模块的性能这会使整体融合部件的性能更好。本文旨在如何提高处理器中的浮点乘加融合部件性能的问题,通过对浮点乘加融合部件的关键路径研究发现前导1预测模块一直处在关键路径上,所以缩短前导1预测的时间可以直接提高浮点乘加融合部件的性能。首先本文介绍了现有的几种LOP算法结构,最终选择串行纠错LOP算法,因为该算法在关键路径延时、电路动态功耗和电路面积上比其他几种结构更加均衡,为了与三操作数LOP算法进行性能上的对比,所以研究并设计串行纠错算法中的两个主要模块:3:2CSA电路和前导1预测(LOP)算法。然后通过对前导1预测算法的深入研究,推导出三操作数前导1预测算法的编码规则,并由编码规则设计电路,然后通过逻辑综合得出三操作数前导1预测算法的性能报告数据,并对两种LOP算法的性能进行对比,比较其各自的优缺点。最后设计了一种检测电路对LOP算法模块的输出进行首1位置的检测,该电路采用分段检测的思想,最后通过仿真分析得出其正确性。