逻辑综合是现代数字芯片设计的里程碑,综合工具将电路设计从原理图设计方法带到了逻辑描述级别。有两个关键因素使逻辑综合工具获得了成功。首先,逻辑综合工具内建有嵌入式、增量、静态时序分析引擎。第二个关键因素是时序驱动的综合引擎,主要包括工艺独立阶段的时序驱动结构选择和工艺映射后的网表操作例如缓冲器插入、逻辑单元大小选择等。良好的时序分析需要从精确的时间模型和寄生参数模型中获得精确的结果。基于查找表的线载模型可以计算出逻辑单元的延时,而且可以根据输入斜坡函数和输出电容计算输出斜坡函数。根据负载的大小可以从线载模型的查找表中得到连线延时。在0.25μm以上的CMOS工艺中,连线延时在整个延时中占的比例较小,能够通过线载模型较好的估计信号的逻辑门延时和连线延时,从而建立整个设计的完整和准确的时间模型。由于单元延时占主导,根据线载模型可以较为精确的估计路径延时,从而能够在设计空间内搜索最优化的电路.在深亚微米特别是特征尺寸小于0.13μm以后,原来可以忽略的二级效应不得不在设计中处理。如在0.25μm以下芯片中互连延时就已经超过了单元延时而占据主导地位。并且同层或者不同层金属之间的耦合电容和电感也影响到信号的传输延时。用于传统综合工具中的线载模型已经无法估计设计中各条路径的延时。逻辑综合工具取得成功依赖于内嵌的静态时序分析引擎和精确的时序模型,可以在综合的过程中,根据时序约束自动的选择不同的实现结构、电路形式、进行逻辑复制或者逻辑复用等选择。当连线延时已经超过了单元延时,综合工具就无法在综合过程中准确的估计延时,做出合适的判断了。目前的迭代式方法将综合后的设计进行初步的布局,根据布局信息计算延时,然后用于指导综合工具进行综合修正。还有一部分厂商致力于提供统一的工艺信息数据库,使综合工具和布局布线工具使用相同的模型数据库,根据各个阶段提供的信息实时更新模型。更进一步,部分公司和研究机构将布局工具和综合工具集成在一起,综合后自动调用布局工具计算单元位置和延时信息,避免了大量数据通过文件传递造成的效率低下。虽然上述方法取得了一定效果,但是没有从根本上解决综合时无法准确知道延时信息的问题。综合工具得到的都是上一次综合后的设计经过布局布线后的延时信息,这时综合工具可以判断其是否达到要求。但是由于连线的面积和延时都占据主导地位,因此电路的不同部分的实现选择之间相互影响,只要对某部分的电路进行了调整,就不能置信于上一次的布局布线后提取的延时信息了,要取得准确的延时信息就必须重新进行布局布线。这样的迭代式实现方式十分不利于实现电路的优化和选择。后端物理设计工具不能够理解设计意图,因此不具备完整的电路结构优化的能力。因此电路的性能在物理设计阶段不可能有很大提高。综合过程必须要从以标准单元为中心的方法,转变到以连线为中心的方法上来,不同标准单元的选择,只是为了实现不同的布线结构。根据深亚微米设计的特点,采用在综合时实时估计单元布局布线的方法来指导综合的过程,这种估计方法是根据布线在网格内的集合效应估计需要的布线资源的,因此称为基于网格的布线估计算法(Grid Based Wire Estimate, GBWE)。由于采用了快速的估计算法,这种伴随式的布局布线不拘泥于现有的布线算法,只是用于估计布线资源的利用率和连线延时,既与标准的布局布线工具保持了结果的相似性,又能快速的得到估计结果。因为能够实时的得到准确的延时估计,综合工具就能及时的根据估计结果合理的选择电路结构、进行各种优化工作。本文提出的基于网格的布线估计算法,其拥塞系数是在专门的伴随布局过程得的.通过局部化的单元布局过程和受控制的拥塞传播算法,就可以得到稳定精确的拥塞系数。由于基于网格的布局算法综合了各种布局算法的特点,并且抑制了某些不确定因素的影响,因此得到的拥塞系数并不像通过普通的布局布线过程得到的拥塞系数一样容易受到特定布局结果的影响。这些拥塞系数可以较好的表示模块的布线能力。根据统计结果,可以得到特定工艺的拥塞程度和布线长度与单元距离之间的统计模型。根据这些模型,通过静态时序分析工具可以估计每一条路径上的延时,然后用得到的结果继续指导逻辑优化过程。本文详细分析了GBWE算法及其在综合过程中的应用,并且给出了与其他物理综合方法的比较结果。