随着现代通信承载的信息量的飞速增长,用户对于高带宽的需求越来越迫切,传统的并行总线技术不再能够满足千兆位数据传输速率下的要求。高速串行接口(High-Speed Serial Interface,HSSI)技术的应用逐渐取代并行通信技术,成为高速通信领域的主流解决方案。SerDes(Serializer-Deserializer,串行-解串器)是高速串行接口协议物理层实现的主要部件,其性能表现直接关系到高速通信的质量。其中,误码率(Bit Error Ratio,BER)是反映系统传输数据可靠性的一项重要性能指标,是SerDes芯片验收过程中必不可少的测试参数。　　本文首先研究了误码产生的类型以及基本测试原理。在此基础上,针对SerDes芯片的特点,提出了本误码测试系统的需求和总体方案架构。系统设计主体分为FPGA硬件电路实现和上位机软件编程两个部分,硬件设计主要是利用Verilog HDL完成对各个子模块的描述以及系统级联,并进行功能仿真验证和综合实现;软件设计主要是利用Visual C++完成基于MFC的界面开发以及对串口收发数据的编程。软硬件之间通过串口实现信息交互。　　整个设计采用FPGA芯片实现误码测试的核心逻辑,上位机完成控制和数据处理显示。根据该配套方案设计出的误码率测试系统除了基本的误码统计功能外,还具备测试序列码型可选、能够手动插入误码、误码类型可识别以及失同步保护机制等扩展功能。相比于市场上的传统误码率分析仪,本系统成本低廉,易于升级和改进,具有很好的理论研究和实际应用价值。