当前处理嚣低功耗技术仍旧是需要不断创新的研究课题。近年来，近阈值计算已成为其中一个解决该问题的主流研究方向。伴随着系统工作电压的下降，系统的动态功耗可以呈二次方比例的降低。但是器件工作在近阈值或者亚阈值电压下，PVT偏差对于电路的性能波动影响很大。传统设计依赖增加过量的系统余量来保证电路时序正确，但这也导致了大量的面积、功耗和性能损失。为解决该问题，研究人员提出时序容错技术，在不需要增加时序冗余的前提下，通过在线时序错误检测与纠正电路，来保证系统在环境偏差下仍旧能够工作正确。本文以处理器容错技术为研究对象，重点研究面向嵌入式商用处理器在宽电压应用场景下的高能效轻量级检错纠错机制，主要研究内容和创新点包括:　　1.基于指令执行特征的时序错误预测方法研究。通过研究指令执行特征对于处理器关键路径激励的影响，并结合处理器运行测试程序时提取的错误信息，提出基于指令执行特征的错误预测技术。监测处理器当前各条关键路径状态，结合各条路径对应的高风险指令类型和操作数特征，预测处理器某条关键路径出现时序违例的可能性。一旦系统预测时序错误有效，则对应的关键路径尾端寄存器将会提前进行借用时序的操作，从而保证该条路径的执行过程具备更多的时间冗余，避免时序错误发生。该方法通过将系统级的预测策略与电路级的纠错方法相结合，以较低的硬件代价实现了时序错误预测机制，并为基于寄存器的设计引入时序借用能力，从而降低了系统出错率，提高整体系统在PVT偏差下的执行性能，最终达到18％的能效提高。　　2.面向宽电压应用的容错时钟门控单元设计。通过研究容错系统的时钟门控单元关键墙现象，并分析现有的不同时钟门控策略对于容错时钟门控单元的要求，提出两种面向宽电压应用的容错时钟门控单元设计。当前容错系统需要引入时钟门控技术以降低时钟树网络动态功耗，但该网络存在发生时序错误的可能，进一步分析发现时钟门控单元存在的时序关键墙现象，这要求必须对时钟门控单元增加检错纠错能力。本章提出的容错时钟门控单元设计的基本策略是利用器件内部虚拟节点电压变化，以检测时钟网络使能信号晚到情形，并且该类器件具备错误自修正能力，在无需外部信号驱动的前提下能够自动完成错误的恢复过程。通过该种方式，位于时钟树关键路径的时钟门控单元即使发生时序违例，仍旧可以产生有效的时钟信号，而无需将流水线刷空并进行指令重走操作。并且本章对器件在宽电压工作条件下，引入PVT偏差，进行工作性能与稳定性分析。进一步的，有别于寄存器的时序分析策略，提出集成有该类容错时钟门控单元设计的时序分析方法。本文针对轻量级和通用性两方面应用需求提出两种类型的时钟门控单元，相应的详述工作机理与电路特性，通过和传统设计运行指标对比，论证容错时钟门控设计有效解决时钟树网络发生时序违例的能力和对系统能效的提升效果。两种容错时钟门控单元相对于传统单元，仅需新增4个和12个晶体管。而最终数据显示容错设计的能效在近阈值电压下达到166GOP S/W，相对于基准设计提高了68％。　　3.时钟网络自关断的时序容错簇技术研究。通过研究时钟门控技术与时序错误检测与纠正技术两类机制的共同点，将时钟门控技术与容错技术进行有机结合，引入相同的硬件逻辑电路，在同一个时钟周期内的不同区间完成各自所需的功能。该方法可以有效降低单个时序关键单元的检错成本，并且具备时钟网络自关断能力，最终减少时钟树网络的动态功耗。本章提出一种时钟网络自关断的容错簇，该簇包含数据采样单元和容错时钟门控单元，具备在宽电压工作环境下采样时序关键数据的能力，并且在时序错误发生时提供输出结果自修正的功能。进一步的，提出具备时序错误自纠正能力的定制时钟门控单元，成本仅新增两个额外的晶体管。通过该种方法可以从电路共享的角度将检错电路成本进行深度优化，并利用时钟树网络的优化提高系统整体能效。容错簇设计仅需引入13个额外的晶体管，并且仿真数据表明容错簇设计比现有的容错系统能效提升19.4％。　　本文提出的关键技术对嵌入式容错处理器在宽电压工作情形下的电路成本降低与系统能效提高具有积极的理论研究意义与实际应用价值。