在核医学领域中的正电子发射型计算机断层显像PET临床检查影像技术中,时间信息测量是显像装置影像重建的重要因素。在高能物理的固定靶实验和对撞实验中,时间测量已经成为鉴别微观世界中粒子的重要手段之一。因此,精密的时间测量在现代科学技术发展中有着重要的研究意义。时间数字转换TDC是时间测量的基本手段。基于FPGA的TDC因其灵活稳定、高速度、低成本等特性成为了目前研究时间测量技术的热点。本文的主要工作是在FPGA中设计并实现了基于加法进位链的高精度TDC。文章首先围绕FPGA中实现加法进位链需注意的进位级联的规律性、抽头延时的一致性与采样时钟的一致性三个基本问题展开讨论,设计并验证了加法进位链的逻辑结构。其次在进行整体设计时,通过采用逻辑锁定与增量编译技术,保证了加法进位链的布局布线不会受到其他模块的影响。在对设计进行时序仿真分析后,发现进位延迟链中采样信号存在较长的固有走线延时,进而导致多级延迟单元的浪费。针对这一问题,采取了缩短采样信号走线时延与增加测试信号走线时延两种方法进行布线优化,使得优化后的性能得到了明显改善。最后对优化的TDC在Cvclone Ⅱ系列EP2C35F672C6芯片中进行了测试,测试结果表明设计使用资源率为3%,时间测量分辨率小于60ps,测量精度小于50ps,线性度较好(-0.84LSB≤DNL≤0.78LSB,-1.16LSB≤INL≤0.88LSB).经测试验证,基于FPGA时间内插技术的TDC具有低成本、高分辨、高精度等特点,在时间测量场合的多通道TDC设计中具有广阔的应用前景。