功率放大器是通信系统中最重要的器件之一,存在着固有的非线性。非线性效应导致信号带宽之外的频谱再生或扩展,对邻近信道造成干扰,使通信质量下降。新型调制方式,比如QAM和QPSK,由于具有较高的峰均比,尤其容易受到非线性失真的影响。因而减小功放的非线性效应对于通信系统来说十分重要。传统的功率回退法大大降低了功放的效率。为了获得高效率同时线性度比较好的功率放大器,通常可采用线性化的方法来实现。在各种线性化方法中,数字预失真技术是最近研究的热门。因为它一旦实现,可不受调制方式及外部环境的影响,有广泛的应用范围和较好的稳定性。而且在数字域里面也更方便实现各种算法,具有更高的灵活性。本文的目标即在分析功放非线性特性的基础上,设计一种基于FGPA的数字预失真器。传统的查找表数字预失真算法需要进行同步,运算量大。本文设计了一种基于训练序列的查找表数字预失真算法,无需同步,减小了运算量,并利用此算法设计了基于FPGA的数字预失真器,根据FPGA特点优化了算法,使其占有更少的资源。本算法采用闭环链路来提取功放模型和实现线性化。整个基带数字预失真系统分为两部分,本课题的研究主要是基带部分的设计。在数字预失真算法的具体实现中,首先在FPGA内部产生锯齿波的训练序列,经过DA变换,传递给射频功放后,再经AD反馈回来,以提取功放的非线性信息。由此对比理想功放的增益即得到离散的预失真函数,将其存储在LUT表中。LUT表的更新亦基于此原理。当预失真器开始工作时,输入的基带数字信号与LUT表中的离散预失真函数作复乘,即完成了预失真处理。通过ADS系统仿真,证明该数字预失真算法对功放非线性效应有很好的改善效果。针对FPGA的特点,对于数字预失真器的关键模块进行了设计。包括地址产生模块,复数乘法器模块,训练序列生成模块,LUT生成/更新模块的设计。使用芯片Cyclone II EP2C20经Quartus II 5.0编译后使用了10%的逻辑单元和55%的存储单元,还有很大的余量,这也为进一步的改善DPD算法预留了空间。