锁相环(PLL, Phase Locked Loop)电路广泛用于无线通信芯片和时钟恢复芯片中,由于传统的PLL电路由全定制(模拟/射频电路)而成,电路的性能受PVT(工艺,电源电压,温度)的影响比较大。另一方面,几十纳米级的CMOS技术给数字电路带来了巨大的恩惠,但对于模拟/射频电路来说却没有那么大的益处,因为模拟/射频电路中的无源部分(电容,电感等)并没有随工艺按比例缩小,同时工艺的发展使电源电压降低,对于模拟/射频的电路的设计提出了更高的要求。在这样的形势下,一种基于数字IC设计方法的锁相环ADPLL (ADPLL, All Digital Phase Locked Loop)应运而生,数字锁相环ADPLL的主要优点就在于受工艺的影响较小,易于与其他数字电路集成,面积小,并能够充分从集成电路的工艺按比例缩小中收益,随着IC工艺的发展,ADPLL的应用必将成为主流趋势。首先,本文阐述了传统全数字锁相环架构并研究了这种架构带来的问题,在此基础上提出了应用于全数字锁相环的动态器件匹配技术和低功耗鉴相技术。本文的设计利用低功耗鉴相技术简化了传统的全数字锁相环的鉴相原理,提出一种新型的数字鉴相器,降低了数字电路实现复杂性,降低了功耗；同时,本文所述的应用于全数字锁相环的动态器件匹配技术,降低了电容的工艺偏差对锁相环输出调谐曲线的不利影响,优化了锁相环的性能。该全数字锁相环采用TSMC0.13μmCMOS工艺进行设计,仿真结果表明,本文所述的低功耗鉴相器功能正确,可使全数字锁相环能够正确地锁定在2.4-5.2GHz,本文所述的鉴相算法节省了46.8%的功耗与33.5%的芯片面积。测试结果表明,动态器件匹配技术使振荡器的输出调谐曲线(本文指输出频率与DCO调制字码值的曲线关系)更加接近理想情况。