新一代移动通信系统更高的速率要求以及更复杂算法的采用使得基带信号处理运算量急剧增加，而处理数据流型负荷的理想架构是多核并行处理器，因此针对数据密集型基带信号处理算法的多核并行研究有重要意义。信道译码算法占据基带信号处理可观运算量的同时是基带系统时延的重要来源，因此针对信道译码的多核并行处理模块研究是构建多核并行微架构实现全并行基带处理提高系统性能的关键。本文研究面向LTE-Advanced咬尾卷积码及Turbo码的多核并行译码，主要内容及成果如下：（1）研究咬尾卷积码的CVA、WAVA及BVA译码过程，仿真对比分析了算法性能，BVA平均约有0.5dB性能损失但具有天然的并行译码特性。因此，基于PowerPC多核并行硬件平台，设计验证了面向LTE-Advanced咬尾卷积码的双核并行译码模块。（2）研究Turbo码的MAP系列译码算法推导及仿真，基于Simulink搭建了面向LTE-Advanced传输信道的基带链路，并采用m语言完成了译码算法的浮点仿真。比较显示Max化简的性能损失约0.5dB，但大幅降低了Log-MAP的算法复杂度，此外采用（12,8）的量化方案设计了其定点仿真，译码性能损失0.1~0.2dB。（3）采用重叠部分序列子块划分方案设计了Turbo码的多核并行译码架构，推导并设计了并行化QPP交织器的逻辑实现电路。在完成利用Matlab仿真并行译码算法正确性的基础上，基于PowerPC多核并行硬件平台，设计并验证了面向LTE-Advanced的Turbo码的四核并行译码模块。