随着半导体工艺技术的进步，超大规模集成电路频率越来越高，时钟信号以及时钟网络分布的重要性更加突出。同步时序电路的性能主要受数据路径延迟和时钟偏差两个因素影响，在数据路径延迟优化到一定程度后，时钟偏差便成为影响电路性能的制约因素。尽管目前商业EDA工具支持时钟偏差策略，但实践表明，EDA工具在时钟有用偏差优化时，还存在着时序裕量借用不足，门控时钟路径优化不佳等缺陷。因此，如何有效利用外部手段来解决EDA工具采用时钟偏差存在的缺陷，是工程实践中亟待解决的重要课题。本课题以EDI时钟树综合方案为例，针对EDI有用时钟偏差存在的缺陷进行了研究，并实现了一种时钟偏差补偿技术。实验表明，此技术工程实用性强，对改善系统时序性能效果明显。本课题研究成果如下：1、根据时钟偏差与时序的关系，在EDI工具时钟偏差优化基础上，实现了一种时钟偏差补偿技术。此技术的实质是将关键路径前后级路径的时序裕量借用给关键路径，从而优化关键路径时序，达到提高性能的目的。2、利用TCL语言将时钟偏差补偿技术编写为脚本，将脚本嵌入到后端物理设计流程中，实现了与EDI工具的完美结合，从而省却了繁杂的人力工作，提高了工作效率。以本文实验为例，原本需要几天完成的工作，使用此技术可缩短至几分钟。3、利用时钟偏差补偿技术解决具体工程实践中遇到的关键时序问题，如门控时钟单元建立时间时序违例、存储器恢复时间时序违例以及寄存器到寄存器之间建立时间时序违例等。实验表明，此技术对上述问题优化效果明显，并分别取得不同程度时序性能的提升。本文在EDI工具有用偏差优化的基础上实现了时钟偏差补偿技术，进一步挖掘了工具应用有用时钟偏差的潜力，为提升芯片性能提供了切实可行的解决方案，在工程实践中有重要的应用价值。