在许多应用中,诸如光通信系统,高速串行链路以及车载毫米波雷达系统,需要具有几,几十甚至超过一百GHz采样率的中等分辨率,低功耗,小面积ADC以支持其超高的数据吞吐量。对于这样的目标,具有子通道SAR ADC的时间交织ADC阵列作为近年来的实验数据的最佳选择被例示。不断提高的采样率和降低的成本需要更快的、拥有更高的或者至少不更差的功耗和面积效率的单通道SAR ADC。这样可以减少时间交织ADC的通道数量,进而有效减小校准的工作量和降低时间交织的成本。本文的重点在于高速低功耗SAR ADC关键技术的研究。在40nm CMOS工艺下,制造了两款SAR ADC(10位340MS/s和8位1.1GS/s)。在第一款10位340MS/s SAR ADC中,研究了改进的双尾型比较器,提出一种适用于辅助量程SAR ADC的CDAC结构和通透SAR逻辑,用于提高采样率和降低芯片面积与功耗。测量结果显示,1.2V电源电压下,采样时钟为340MS/s,SNDR、SFDR和ENOB的峰值分别为56.5dB、73.6dB和9.1。在第二款8位1.1GS/s SAR ADC中,提出了基于锁存器的SAR逻辑和作用于DAC的offset校正技术,并将其运用于无源残差电压传递的Two-step SAR ADC。ADC实现了高采样率,同时拥有优秀的功耗和面积效率。采用40 nm CMOS工艺,该ADC仅占用22?75μm~2面积。在1.1GS/s采样率和580 MHz信号输入条件下,功耗为4.0 mW时,SNDR和SFDR分别为45dB和66dB,获得25fJ/conv.-step的FOM_W。另外,测量的有效分辨率带宽大于3GHz。