本文以Link-16为原型，参考美国JTIDS系统，提出我国自行研制的数据链IFDL的部分标准。在分析其基本结构、工作方式以及时隙分配、传输信息格式以及信息产生和恢复、信号特征等基础之上，完成基带处理部分跳频和MSK调制的数字电路实现。 分析了JTlDS所采用的差错控制技术和抗干扰技术，提出了三种对JTIDS有效的干扰技术，分别为阻塞式干扰、预测干扰和相关干扰，并对其进行了分析。 跳频通信以其抗干扰抗截获能力强，频谱资源共享的突出优点，在军事领域得到了广泛的应用。跳频通信中跳频频率合成器和跳频序列发生器的设计是其关键。在本设计中，在FPGA内部生成PN码序列作为跳频序列，随机读取存储在FPGA内的频率调谐控制字，在时钟作用下通过对专用DDS芯片AD9952的控制产生跳频信号，跳频范围为1MHz～151MHz，，带宽是150MHz，共51个跳频频点，跳频间隔3MHz，并在跳频的同时实现MSK调制。