随着互联网节点的急速增长,主干网传输的数据量持续迅猛增长。在2005年,全球互联网主干网的负载预计量就已经高达11Tb/s,这意味着网络的带宽在未来的几十年内必须保持以每7年50到100倍的速度增加。在现有的传输媒介中,光纤因为具有宽带宽,低损耗,一直被认为是互联网主干网流量问题最具有吸引力的解决方案。然而,芯片之间的通信依然是设计光纤通信的主要瓶颈。为了在现有的工艺下提高芯片的运行速度,必须将发送器和接收器做到同一块芯片上。而时钟数据恢复电路(CDR)做为整个光纤通信系统的核心部分,是光纤传输系统和其他高速串行数据通信系统的主要瓶颈之一。同时CDR电路设计必须满足SDH的一系列标准。本文采用smic0.18μm混合信号CMOS工艺设计了一款基于PLL的带有频率辅助捕获的双环路半速率时钟数据恢复电路。设计了一个半速率线性鉴相器,用以检测输入数据和半速率时钟之间的相位。为了增加整个环路的捕获范围设计了一个半速率数字自动调相鉴频器比较伪随机输入数据和时钟信号的频率差。同时设计了一个四级环形差分振荡器,振荡器具有较大的调节范围。电荷泵的设计采用带有正反馈的差分结构,电荷泵的开关管仅使用NMOS晶体管来提高充电电流和放电电流的匹配性。最后使用Spectre仿真软件对电路进行了仿真验证。该电路恢复的数据的峰-峰值抖动为34.6ps,在1.8V的电源电压下,整体电路功耗为68mW。从仿真结果来看,本设计电路可以稳定工作在2.5Gbps的速率下,符合ITU-T国际标准中对STM-16级别的要求。