随着深亚微米级工艺技术的发展,芯片中嵌入式SRAM越来越多,对嵌入式SRAM的测试已经成为一个重要的研究课题。但由于存储器嵌入在芯片中,并非所有的引脚都被连到芯片引脚上,故传统的测试方案不能有效支持测试,因此有必要提供一种专门而有效的解决方案,而内建自测试(BIST)则成为当前针对嵌入式存储器测试的一种经济有效的途径。本文的BIST设计针对的是一款4K×8bit双口SRAM的测试芯片。论文首先分析了SRAM的逻辑错误,即故障模型:接着研究了相关的测试算法,采用了MARCH C+和MARCH d2pf两种算法,并将MARCH C+扩展为字定向的算法,这两种算法的组合使用提高了测试的故障覆盖率;在时序设计上采用了一种并行处理的方式,理论分析表明这种方式在减少测试时间方面是有效的,从而实现了全速设计;在电路设计上基于Verilog语言实现了BIST各模块的RTL设计,并在传统BIST模块基础上增加了内建自测试(BISA)模块,将故障信息以串口形式输出,有效降低了芯片调试的难度;最后利用FPGA平台实现了BIST的功能和时序验证,并通过综合、静态时序分析、自动布局布线实现了BIST系统的版图设计。