论文主要研究QC-LDPC码和PCGC码的编译码算法的FPGA实现，针对算法中的每一个计算步骤给出详细的设计方法，包括校验矩阵的构造、校验矩阵的存储、码长和码率的灵活性选择方式等参数。首先介绍几种经典算法的纠错性能和运算复杂度，选择合适的算法作为设计实现的目标；其次按照选定的算法的计算步骤设计每个模块；最后给出仿真结果和资源消耗，验证所设计模块的正确性和合理性。论文主要内容分为三个部分：第一部分是介绍QC-LDPC码的基本概念和RU编码算法，并进行FPGA实现。选取IEEE802.16e标准中码率为1/2的基校验矩阵作为QC-LDPC码FPGA设计实现的校验矩阵，设计实现了一种扩展因子可控、校验矩阵可换的FPGA编码模块。最后给出仿真结果和资源消耗，验证设计实现的模块符合算法要求，具有较强的可移植性。第二个部分是介绍LDPC码译码算法中硬判决和软判决两大类中的经典算法WBF算法和最小和算法，并进行FPGA实现。WBF算法的QC-LDPC码的FPGA模块具有扩展因子可控、校验矩阵可换的特性；最小和算法的QC-LDPC码的FPGA模块采用串行译码结构。最后给出仿真结果和资源消耗，验证所设计模块的正确性和合理性。第三部分是研究并行级联PCGC码的结构特点，结合WBF译码算法模块，设计一种双加权比特翻转译码算法DWBF，并用FPGA进行实现。最后给出仿真结果和资源消耗，验证所设计模块的正确性和合理性。本文的研究目的就是为了使得LDPC码在实际系统中的应用更加简单高效可行，并在一定程度上解决LDPC码存在的一些问题，为以后的LDPC码的实际应用研究提供一定的参考性。