逐次逼近型模数转换器(SAR ADC)具有结构简单、面积小、功耗低、易集成等特点,因此在中等采样速率、中至高等精度应用场合如医疗设备、精密仪表和工业成像等领域受到了广泛的青睐。电容的匹配性是影响SAR ADC精度的最主要也是最棘手的因素,因此为了实现高精度的SAR ADC,就必须对电容的失配进行校准。传统的校准方式都是由模拟电路来实现的,但这种技术成本高,且容易受到封装时机械应力的影响。随着CMOS工艺的不断进步,数字电路在速度、面积和集成度方面的优势日益显著,数字校准已然成为现行校准技术的主流。论文首先提出了一种12位低功耗的SAR ADC。基于MCS(混合开关时序),提出了一种新型的高效开关时序。所提出的新型开关时序将dummy电容利用上,采用LSB只打一边的技术,使得在相同的采样电容下多获得一位的精度。同时分析了自举开关的工作原理,介绍了一种动态比较器,着重分析了其失调电压和噪声性能。最后提出了一种新型的SAR逻辑控制技术,相比较于传统的动态SAR逻辑电路,本设计将SAR逻辑嵌入到接电容下级板的电平移位器中。可以提升SAR逻辑部分的速度,降低DAC控制逻辑的复杂度,并且可以降低单纯数字电路的竞争与冒险的几率。这些技术被应用到基于SMIC 0.18μm 1P6M CMOS工艺的不带校准12位SAR ADC中。测试结果表明所提出的ADC在1.8V供电电压、2MS/s的采用速率、奈奎斯特输入信号频率下能达到67.26dB的SNDR。其DNL为+0.66/-0.64 LSB,INL为+0.75/-0.74 LSB。且仅消耗183.3μW,从而其FOM值可以达到48.63fJ/conversion-step,其性能已经接国际水准。面向更高精度的应用,同样基于SMIC 0.18μm 1P6M CMOS工艺提出了一种全数字前台校准的16位1MS/s的SAR ADC。论文阐述了一种基于Sub-Radix-2的校准原理,详细分析了对于sub-radix-2结构,给定一个电容失配,如何选择radix值以及转换次数的确定。并将其应用到一种基于扰动校准的16位1M/s的SAR ADC中。随后分析了其整体结构和校准网络结构及原理,详细阐述了校准模式整体电路的时序。并提出了一种新型的扰动电路,这种结构完全不需要额外的电容来实现注入扰动信号,它只是改变了已有的电容阵列中的第5位电容的下级板电压切换的时序。可以克服传统扰动电路的额外电路开销,DAC的总电容的增加以及功耗的增加等问题。随后,分析设计了一种带失调消除技术的高速高精度的比较器。最后从设计方案、接口信号和模块功能等方面详细分析了数字校准模块的设计。前仿真结果表明:本课题设计的逐次逼近ADC可以在1.8V下达到1MS/s速度,校准前SNDR为75.47dB,有效位数12.24位;校准后SNDR可达93.64位,有效位数达15.26位。混合仿真结果同时显示,其模拟部分功耗约为1.2mW;DC综合显示数字校准部分的功耗为1.98mW,因此ADC的总功耗为3.18mW。