随着半导体产业的发展，集成芯片的性能空前强大，与此同时，高速度、高集成度的芯片设计也给测试带来了严峻的挑战。由于芯片集成度的日益提高，采用外部测试设备测试芯片越来越困难，测试代价越来越高，进而推动了BIST的应用，并且BIST现在已经被广泛地接受为可测试性的首选方法。半导体产业目前已经进入了纳米时代，芯片集成度越来越高、特征尺寸越来越小，通过减小晶体管尺寸和缩短互连线长度等方式来进一步提高电路集成度的难度越来越大。为突破集成电路发展的现有物理局限和材料局限，我们需要研究一种新的方法或者结构。正是这种背景下，三维集成电路应运而生，为突破这个瓶颈提供了一种新的技术。三维芯片设计不同于以往平面芯片设计方法，它将多个晶片(die)通过过硅通孔（TSV, Through Silicon Via）进行上下堆叠实现垂直集成。通过这种垂直集成，可以获得更小的芯片外形尺寸，更高的芯片性能。本文研究了三维集成电路所带来的好处以及三维芯片测试中存在的挑战，并结合现有的三维芯片测试方法提出了一种基于分层结构的内建自测试（BIST）设计方法—3DC-BIST(3D Circuit-BIST)。针对绑定前测试，设计各非底层电路的BIST结构；针对绑定后测试，设计完整电路的BIST结构，并在该BIST结构中增加向量调整结构，使其既能用于底层电路绑定前测试，又能用于绑定后完整电路的测试。本文给出的针对三维芯片的BIST设计方法，与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统三维BIST方法同样故障覆盖率的条件下,三维平面面积开销相比传统设计方法减少了6.41%。